【正文】 ectronic technology at the core, electronic system design direction for the application of electronic design automation products technology. DDS technology is the most advanced frequency synthesizer technology. The generated signals have advantages of high frequency resolutions, fast frequency switching, continuous phase while frequency switching, low noise phase and being able to generate arbitrary waveforms. In this paper, after reviewing a lot of literatures published on DDS technology, DDS scheme based on FPGA structure are proposed, and then implemented in Cyclone II series FPGA using Quartus II paper introduced the concrete implementation process, this way associates DDS with field programmable gate array FPGA technology , the way based on VHDL is flexible in designing and modifying, which is a important innovation to the tradition synthesize way, FPGA device control core as system, its flexible scene can altering, can dispose ability again, very convenient to various kinds of improvement of the system, can also improve systematic performance further on the basis of altering hardware circuit. at the end of paper , the author displays simulation result, after verification, the design meets the demand of original definition. Key words: DDS。 FPGA器件作為系統(tǒng)控制的核心，其靈活的現(xiàn)場可更改性，可再配置能力，對系統(tǒng)的各種改進(jìn)非常方便，在不更改硬件電路的基礎(chǔ)上還可以進(jìn)一步提高系統(tǒng)的性能。 DDS技術(shù)則是最為先進(jìn)的頻率合成技術(shù)， 所產(chǎn)生的信號具有頻率分辨率高、頻率切換速度快、頻率切換時相位連續(xù)，輸出相位噪聲低和可以產(chǎn)生任意波形等諸 多優(yōu)點。 天津職業(yè)技術(shù)師范大學(xué) Tianjin University of Technology and Education 畢 業(yè) 設(shè) 計 基于 FPGA 的直接數(shù)字合成器設(shè)計 二〇一二 年 六 月 天津職業(yè)技術(shù)師范大學(xué)本科生畢業(yè)設(shè)計 基于 FPGA 的直接數(shù)字合成器設(shè)計 The design of direct digital frequency synthesizer based on FPGA 專業(yè)班級： 學(xué)生姓名： 指導(dǎo)教師： 學(xué) 院：電子工程學(xué)院 2020 年 6 月 I 摘 要 直接數(shù)字合成 (Direct Digital Synthesis)技術(shù)采用全數(shù)字的合成方法。 本設(shè)計結(jié)合了 EDA技術(shù)和 DDS技術(shù)， EDA技術(shù)是現(xiàn)代電子設(shè)計技術(shù)的核心，是以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計技術(shù)。 本文在對現(xiàn)有 DDS技術(shù)的大量文獻(xiàn)調(diào)研的基礎(chǔ)上，提出了符合 FPGA結(jié)構(gòu)的DDS設(shè)計方案，并利用 Quartus II軟件在 Cyclone II系列器件上進(jìn)行了實現(xiàn)，詳細(xì)的介紹了本次設(shè)計的具體實現(xiàn)過程和方法，將現(xiàn)場可編程邏輯器件 FPGA和 DDS技術(shù)相結(jié)合，體現(xiàn)了基于 VHDL語言的靈活設(shè)計和修改方式是對傳統(tǒng)頻率合成實現(xiàn)方法的一次重要改進(jìn)。文章給出的仿真結(jié)果， 經(jīng)過驗證本設(shè)計能夠達(dá)到其預(yù)期性能指標(biāo)。 FPGA。采用諸如 MAX038 信號發(fā)生器 芯片外加電阻及切換開關(guān)等器件雖然也能調(diào)節(jié)頻率和幅度，但這種調(diào)節(jié)是離散的，且電路復(fù)雜，使用不方便 [1]。 另外隨著 21 世紀(jì)的到來，人類正在跨入信息時代。而大規(guī)?？删幊唐骷?CPLD/FPGA 在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求。由于數(shù)字技術(shù)在處理和傳輸信息方面的各種優(yōu)點，數(shù)字技術(shù)和數(shù)字集成電路的使用已經(jīng)成為構(gòu)成現(xiàn)代電子系統(tǒng)的重要標(biāo)志。因此自集成電路問世以來，集成規(guī)模便以 10 倍 /6 年的速度增長。為滿足個人電腦、無繩電話和高速數(shù)據(jù)傳輸設(shè)備的 發(fā)展需求，電子廠商們越加迫切地追求電子產(chǎn)品的高功能、優(yōu)品質(zhì)、低成本、微功耗和微小封裝尺寸 [3]。 課題研究的目的和意義 正弦信號發(fā)生器作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于航空航天測控、通信系統(tǒng)、電子對抗、電子測量、科研等各個領(lǐng)域中。 隨著數(shù)字信號處理和集成電路技術(shù) 的發(fā)展，直接數(shù)字合成 (DDS)的應(yīng)用也越來越天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 2 廣泛。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點，因此采用數(shù)字方法實現(xiàn)各種模擬調(diào)制也越來越普遍 [5]。 因此本設(shè)計介紹了一種采用 FPGA 實現(xiàn) DDS 功能，產(chǎn)生頻率和相位可調(diào)的正弦波信號的方法。信號的頻率、相位可通過鍵盤輸入并顯示。 國內(nèi)外概況 目前市場上已有的信號發(fā)生器有很多種 ，其電路形式有采用運(yùn)放及分立元件構(gòu)成；也有采用單片集成的函數(shù)發(fā)生器；以及以單片機(jī)和 FPGA 為核心，輔以必要的模擬電路構(gòu)成的 DDFS 數(shù)字信號發(fā)生器。 1971 年，美國學(xué)者 等人撰寫的文章 “A Digital Frequency Synthesizer”首次提出了以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成原理。近 10 年間，隨著微電子技術(shù)的迅速發(fā)展，直接數(shù)字合成器 (DDS)得到了飛速的發(fā)展，它以有別于其它頻率合成方法的優(yōu)越性能和特點成為現(xiàn)代頻率合成技術(shù)中的驕驕者 [6]。其優(yōu)點如下： (1)輸出頻率相對帶寬較寬 。 (2)頻率轉(zhuǎn)換時間短 。事實上，在 DDS 的頻率控制字改變之后，需經(jīng)過一個時鐘周期之后按照新的相位增量累加，才能實現(xiàn)頻率的轉(zhuǎn)換。時鐘頻率越高，轉(zhuǎn)換時間越短。 (3)頻率分辨率極高 。只要增加相位累加器的位數(shù) N 即可獲得任意小的頻率分辨率。 (4)相位變化連續(xù) 。 (5)其他優(yōu)點 。 當(dāng)然 DDS 也有局限性， 主要表現(xiàn)如下： (1)輸出頻帶范圍有限 。目前市場上采用 CMOS、 TTL、 ECL 工藝制作的 DDS 芯片，工作頻率一般在幾十 MHZ 至 400MHZ 左右。 由于 DDS 采用全數(shù)字結(jié)構(gòu)，不可避免地引入了雜散。 DDS 問世之初，構(gòu)成 DDS 的元器件的速度限制和數(shù)字化引起的噪聲 這兩個主要缺點阻礙了 DDS 的發(fā)展與實際應(yīng)用。近年來隨著頻率合成技術(shù)的發(fā)展， DDS 已廣泛應(yīng)用于通訊、導(dǎo)航、雷達(dá)、遙控遙測、電子測量以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域 [8]。本設(shè)計主要研究由現(xiàn)場可編程邏輯器件 FPGA 實現(xiàn) DDS 功能，產(chǎn)生頻率可調(diào)的正 弦波信號，及其各功能模塊由硬件描述語言 VHDL 來實現(xiàn)和仿真的方法。 用戶現(xiàn)場可編程門陣列 FPGA 是一種高密度的可編程邏輯器件。 FPGA 和 CPLD 都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻?能集成于一個單片集成電路中，其集成度已發(fā)展到現(xiàn)在的幾百萬門 。 FPGA 通常由 接 線 資源分隔的可編程邏輯單元（或宏單元）構(gòu)成陣列，又由可編程 I/O 單元圍繞 陣列構(gòu)成整個芯片，其內(nèi)部資源是分段互聯(lián)的，因而延時不可預(yù)測，只有編程完畢后才能實際測量。從此， VHDL成為硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。此后 VHDL在電子設(shè)計領(lǐng)域得到了廣泛應(yīng)用，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語言?，F(xiàn)在， VHDL和 Verilog作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。 除了作為電子系統(tǒng)設(shè)計的主選硬件描述語言外， VHDL在 EDA領(lǐng)域的仿真測試、程序模塊的移植、ASIC設(shè)計源程序的交付、 IP核 (Intelligence Property core)的應(yīng)用方面擔(dān)任著不可或缺的角色，因此不可避免地將成為了必要的設(shè)計開發(fā)工具。除了含有許多具有硬件特征的語句外， VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 5 級語言。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。 EDA 工具 Quartus II Quartus II 是 Altera 公司的綜合性 PLD 開發(fā)軟件，支持原理圖、 VHDL、 Verilog HDL 以及 AHDL(Altera Hardware Description Language)等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整 PLD 設(shè)計流程。對第三方 EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。 使用 Quartus II 的設(shè)計過程包括以下幾步，若任一步出錯或未達(dá)到設(shè)計要求則應(yīng)修改設(shè)計，然后重復(fù)以后各步， Quartus II 的設(shè)計流程如圖 11 所示 。邏輯設(shè)計的輸入方法有原理圖形輸入、文本輸入、波形輸入及第三方 EDA 工具生成的設(shè)計網(wǎng)表文件輸入等。 。然后對設(shè)計項目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報告文件，延時信息文件和器件編程文件，供分析、仿真和編程使用。設(shè)計項目校驗方法包括功能仿真、模擬仿真和定時分析。模擬仿真是在考慮設(shè)計項目具體適配器件的各種延時的情況下仿真設(shè)計項目的一種項目驗證方法，稱為后仿真。 。 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 7 2 系統(tǒng)設(shè)計方案的研究 由于本系統(tǒng)由多部分構(gòu)成，在此根據(jù)各部分的基本原理，對各方案進(jìn)行分析和比較。 直接數(shù)字合成器 由 FPGA、低通濾波器、 D/A 轉(zhuǎn)換等部分組成，其中主要為用 FPGA 實現(xiàn)直接數(shù)字合成器 (DDS)的功能。該發(fā)生器具有調(diào)頻迅速的優(yōu)點。 DDS 的基本原理 直接數(shù)字合成技術(shù) (DDS)是從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)。 直接數(shù)字合成器 (DDS)的基本原理： DDS 是利用采樣定理，根據(jù)相位間隔對正弦信號進(jìn)行取樣、量化、編碼，然后儲存，構(gòu)成一個正弦查詢表，通過查表法產(chǎn)生波形[10]。 圖 21 直接數(shù)字合成器原理框圖 時鐘 A 位 D 位 輸出 N位 低 通 濾波器 正 弦 查詢表 D/A 頻率控制字 K 相 位 累加器 天津職業(yè)技術(shù)師范大學(xué) 2020 屆本科生畢業(yè)設(shè)計 8 相位累加器由 N 位加法器與 N 位累加寄存器級聯(lián)構(gòu)成，其原理框圖如圖 22 所示。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù) K 相加；另一方面以相加后的結(jié)果形成正弦查詢表的地址 ,取 出表中與該相位對應(yīng)的單元中的幅度量化正弦函數(shù)值，作為取樣地址值送入幅度 /相位轉(zhuǎn)換電路。波形存儲器的輸出送到 D/A 轉(zhuǎn)換器，D/A 轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，溢出頻率就是 DDS 輸出的信號頻率。如果設(shè)定累加器的初始相位，則可以對輸出信號進(jìn)行相位控制。因為波形 ROM 的存儲容量有限，相位累加器的字長一般不等于 ROM 地址線的位數(shù) ， 因此在這個過程當(dāng)中也又會引入相位截斷誤差。但輸出波形是一個階梯波形，必須經(jīng)過抗鏡像濾波，濾除輸出波形中的鏡像才能得到一個平滑的波形。 根據(jù)