【正文】 ilder 支持系統(tǒng)、算法和硬件設 計 3 共享一個公共開發(fā)平臺。 平臺標配的核心板是 PowerSOPC2C35，核心板 由 Altera 公司的 EP2C35F672 150 萬門 FPGA、 128Mb Flash、 8Mb SRAM、 128Mb DDR SDRAM（ DDR333）、16Mb 的配置器件 EPCS1 2Kb 的 E2PROM 以及 控制器等器件組成。 電路中電阻 RP RP10都是保護用的防止 FPGA 的 IO設為輸入且為高電平在按鍵按下時直接對地短路。運放采用的是美國模擬公司的 350MHz 電壓反饋運放 AD8038 和 AD8039， AD8038 是單路的， AD8039 是雙路的。在 AD 輸入前端電路中加入了電壓偏置電路（ R1 R15），偏置值為 VREF/2，即 2V（ VREF=4V）。 AD/DA 電路中 JP2 是用于 AD 轉換器的時鐘源選擇，當短接 2 時 AD 轉換器使用板上 20MHz 有源晶振提供的 20M 頻率；當短接 3 時測選擇核心板提供的可變頻率，使用 FPGA 可以產(chǎn)生 AD 所需的任意 頻率。 AD/DA 電路中 DAC 的輸出采樣差分方式，輸出電壓幅度為 2V～ +2V。 注意高速 AD/DA PACK 只能在核心板上的 PACK 使用，不能用于主板上的 PACK。 5 圖 AD_DA PACK原理圖 、 設計 原理 對于正弦信號發(fā)生器，其輸出可以用下式來描述。上式的表述對于時間 t 是連續(xù)的，為了用數(shù)字邏輯實現(xiàn)該表達 式，必須進行離散化處理，用基準時鐘 clk 進行抽樣，令正弦信號的相位： ??? 2?fout t （ 2） 在一個 clk 周期 Tclk，相位 ? 的變化量為： 22 outo u t c lkc lkffT f???? ? ? （ 3）???????????其中 clkf 指 clk的頻率對于 2? 可以理解成“滿”相位。與（ 3）式聯(lián)立，可得： 1 1 22K NKB?? ?? ???,或 2N outclkfB f?? ?? （ 5） 顯然，信號發(fā)生器的輸出可描述為： 111 s i n2s in ( ) s in [ ( ) ] f ( )2kKo u t k NS A A B B A B B? ? ? ??????? ? ?? ? ? ? ? ? ? ? （ 6） 其中 1k?? 指前一個 clk 周期的相位值，同樣可得出下式： 1 1 22K NKB?? ?? ??? （ 7） 由上面的推導，可以看出，只要對相位的量化值進行簡單的累加運算，就可以得到正 弦信號的當前相位值，而用于累加的相位增量量化值 B?? 決定了信號的輸出頻率 outf ，并呈現(xiàn)簡單的線性關系。 DDS 的基本結構圖如圖 所示，主要由相位累加器、相位調制器、正弦波數(shù)據(jù)表（ ROM）、 D/A 轉換器構成。每來一個時鐘 CLOCK，加法器就將頻率控制字 fwrod 與累加寄 存器輸出的累加相位數(shù)據(jù)相加，相加的結果又反饋送至累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。由此可以看出，相位累加器在一個時鐘脈沖輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的溢出頻率就是 DDS 輸出的信號頻率。波形存儲器 的輸出送到 D/A 轉換器，由 D/A 轉換器將數(shù)字信號轉換成模擬信號輸出， DDS 信號流程示意圖如圖 所示。相位累加器的輸入是相位增量 B?? ，又由于 B?? 與輸出頻率 outf 是簡單的線性關系： 2N outclkfB f?? ?? 相位累加器的輸入又可稱為頻率字輸入，事 實上，當系統(tǒng)基準時鐘 clkf 是 2N 時， B?? 就等于 outf 。 7 圖 DDS 的基本結構圖 圖 DDS 工作流程 示意圖 相位調制器接收相位累加器的相位輸出，在這里加上一個相位偏移值，主要用于信號的相位 調制，如 PSK（相移鍵控）等，在不使用時可以去掉該部分，或者加一個固定的相位字輸入。 注意，相位字輸入的數(shù)據(jù)寬度 M 與頻率字輸入 N 往往是不相等的， MN。由于相位調制器的輸出數(shù)據(jù)位寬 M 也是 ROM 的地址位寬，因此在實際的 DDS 結構中 N 往往很大，而 M 總為 10 位左右。因此，在實際應用中，對于 ROM 容量的縮小，人們提出了很多解決方法。 DDS 的輸出頻率 outf 由 DDS 工作原理推導的公式中很容易得出輸出頻率的計算： 2out clkNBff???? （ 8） B?? 是頻率輸入字 ， clkf 是系統(tǒng)基準時鐘的頻率值， N 是相 位累加器的 數(shù)據(jù)位寬，也是頻率輸入字的數(shù)據(jù)位寬。由 (5)易得： 2clkout Nff ? （ 9） DDS 的頻率輸入字 B?? 計算 2N outclkfB f?? ?? （ 10） 注意 B?? 要取整，否則有時會有誤差。 （ 2）單擊 Matlab 工具條上的 Simulink 快捷按鈕，或在 Matlab 命令窗口輸入 Simulink 命令，打開 Simulink Library Browser 界面。 （ 4）選擇 File→ Save 命令，保存文件到指定文件夾中，在文件名欄中輸入 。 圖 DDS 子系統(tǒng)模型 （ 2）子系統(tǒng) SubDDS 輸入輸出模塊的參數(shù)設置為： Freqword 模塊：（ Altbus） 庫： Altera DSP Builder 中 IOamp。Bus 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ Node Type”設為“ Input port” 參數(shù)“ number of bits”設為“ 16” Amp 模塊：（ Altbus） 庫： Altera DSP Builder 中 IOamp。Bus 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ Node Type”設為“ Output port” 10 參數(shù)“ number of bits”設為“ 10” （ 3）由 Delay、 Parallel Adder Subtractor 和 Phaseword1 模塊構成相位累加器，參數(shù)如下： Parallel Adder Subtractor 模塊：（ Parallel Adder Subtractor） 庫： Altera DSP Builder 中 Arithmetic 庫 參數(shù)“ Number of Inputs”設為“ 2” “ Add(+)Sub()”設為“ ++” 選擇“ Pipeline” 參數(shù)“ Clock Phase Selection”設為“ 1” Delay 模塊：（ Delay） 庫： Altera DSP Builder 中 Storage 庫 參數(shù)“ Depth”設為“ 1” 參數(shù)“ Clock Phase Selection”設為“ 1” Phaseword1 模塊：（ Altbus） 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ Node Type”設為“ Internal Node” 參數(shù)“ number of bits”設為“ 32” 注意：加法器模塊使用了“ Pipeline（流水線）”，已經(jīng)內含了寄存器， 因而加法器出來后就不需要有延時模塊存在。Bus 庫 參數(shù)“ Input Bus Type”設為“ Unsigned Integer” 參數(shù)“ Input [number of bits].[]”設為 32 參數(shù)“ Output [number of bits[.[]”設為“ 10” 參數(shù)“ Input Bit Connected to Output LSB”設為“ 22” 不使用“ Round”和“ Saturate” （ 5）剩下的模塊構成幅度控制部分，模塊參數(shù)如下： Product 模塊：（ Product） 庫： Altera DSP Builder 中 Arithemtic 庫 參數(shù)“ Pipeline”設為“ 2” 參數(shù)“ Clock Phase Selection”設為“ 1” 11 選擇“ Use LPM” Storage 模塊：（ LUT） 庫： Altera DSP Builder 中 Storage 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ Output [number of bits[.[]”設為“ 10” 參數(shù)“ LUT Address Width”設為“ 10” 參數(shù)“ MATLAB Array”設為“ 511*sin( [0:2*pi/(2^10):2*pi] )+512” 不選擇“ Use LPM”“ Register Address”“ Register Data” BusConversion1 模塊：（ BusConversion） 庫： Altera DSP Builder 中 IOamp。在 Matlab 的 Simulink 建模時，可以使用 SubSystem 來完成子系統(tǒng)的封裝和調用。 在 DDS 模型窗口中，按住鼠標左鍵，移動鼠標畫一個框，選中圖中除了 SignalCompiler Step 模塊以外的所有模