【正文】 等方面，并具有極高的性價比。目前市場上采用CMOS、TTL、ECL工藝制作的DDS芯片，工作頻率一般在幾十MHZ至400MHZ左右。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差由存儲器有限字長引起造成的雜散和DAC非理想特性造成的雜散[7]。隨著近幾年超高速數(shù)字電路的發(fā)展以及對DDS的深入研究，DDS的最高工作頻率以及噪聲性能已接近并達到鎖相頻率合成器相當?shù)乃健?課題的主要研究工作信號發(fā)生器一般是指能自動產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器[9]。2 系統(tǒng)設(shè)計方案的研究 由于本系統(tǒng)由多部分構(gòu)成，在此根據(jù)各部分的基本原理，對各方案進行分析和比較。單片機通過接口電路控制FPGA構(gòu)成的DDS系統(tǒng)，通過鍵盤送人頻率控制字、相位控制字和幅值控制字，使其輸出一定頻率、相位和幅值的正弦波信號，經(jīng)過低通濾波器后形成平滑的正弦波。～359176。；（3）兩路輸出正弦波信號，～5V變化；（4）數(shù)字顯示頻率、相位差。該發(fā)生器具有頻率穩(wěn)定度高及調(diào)頻、調(diào)相迅速的優(yōu)點。 DDS的基本原理直接數(shù)字頻率合成器（DDFS）的基本原理：DDS是利用采樣定理，根據(jù)相位間隔對正弦信號進行取樣、量化、編碼，然后儲存在EPROM中構(gòu)成一個正弦查詢表，通過查表法產(chǎn)生波形[10]。 直接數(shù)字頻率合成器原理框圖相位累加器由N位加法器與N位累加寄存器級聯(lián)構(gòu)成。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數(shù)據(jù)K相加；另一方面以相加后的結(jié)果形成正弦查詢表的地址,取出表中與該相位對應(yīng)的單元中的幅度量化正弦函數(shù)值，作為取樣地址值送入幅度/相位轉(zhuǎn)換電路（）。波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。當相位累加器加滿量時就會產(chǎn)生一次溢出，溢出頻率就是DDS輸出的信號頻率。如果設(shè)定累加器的初始相位，則可以對輸出信號進行相位控制。 FPGA實現(xiàn)的直接數(shù)字頻率合成器本設(shè)計基于DDS的基本原理，利用Altera公司的FPGA芯片F(xiàn)LEX10系列器件設(shè)法將波形采樣點的值依次通過數(shù)模轉(zhuǎn)換器（MDAC）轉(zhuǎn)換成模擬量輸出,可達到預(yù)期的目的，具有較高的性價比。具體方案如下:累加器由加法器和D觸發(fā)器級聯(lián)組成。相位累加器的輸出對應(yīng)于該合成周期信號的相位，并且這個相位是周期性的，在0～2范圍內(nèi)起變化。 FPGA實現(xiàn)的DDS原理框圖 移相原理所謂移相是指兩路同頻的信號，以其中的一路為參考，另一路相對于該參考作超前或滯后的移動，即稱為相位的移動。若我們將一個信號周期看作是360176?！?60176。以A信號為參考，B信號相對于A信號作滯后移相φ176?；蚍QB滯后Aφ176。這個相移會導(dǎo)致輸出信號之間產(chǎn)生與之成比例的相移。另外，參考時鐘上升／下降沿的抖動應(yīng)盡可能小，并且時間應(yīng)盡可能短，因為不同頻率合成器芯片輸入電路的觸發(fā)電壓不同，因此參考時鐘的上升／下降沿時間太長會增加輸出信號的相位誤差。頻率合成器有兩種更新時鐘產(chǎn)生方式，一種由FPGA內(nèi)部自動產(chǎn)生，另一種由外部提供。 參考時鐘與更新時鐘之間的時序關(guān)系圖()產(chǎn)生，這樣可以使兩個頻率合成器工作在相同的系統(tǒng)時鐘(參考時鐘乘以一定倍數(shù))下，且它們的系統(tǒng)時鐘脈沖數(shù)相差不能超過1個脈沖。因為DDS芯片的相位輸出是連續(xù)的，所示復(fù)位信號可使兩個頻率合成器的相位累加器復(fù)位到COS(0)狀態(tài)。 系統(tǒng)實現(xiàn)方案分析與比較在這個系統(tǒng)中，較為困難的部分是由FPGA實現(xiàn)頻率合成器的功能及移相功能的實現(xiàn)。 頻率合成器方案頻率合成是指對一個標準信號頻率經(jīng)過一系列算術(shù)運算，產(chǎn)生具有相同精度和穩(wěn)定度的大量離散頻率的技術(shù)[13]。因此得到越來越廣泛的應(yīng)用，成為當今現(xiàn)代電子系統(tǒng)及設(shè)備中頻率源設(shè)計的首選。Qualm公司推出了DDS系列Q22Q22Q233Q22Q2368，其中Q2368的時鐘頻率為130MHZ，雜散控制為76dBc，；美國AD公司也相繼推出了他們的DDS系列：AD9850、AD985可以實現(xiàn)線性調(diào)頻的AD985兩路正交輸出的AD9854以及以DDS為核心的QPSK調(diào)制器AD985數(shù)字上變頻器AD9856和AD9857。下面僅對比較常用的AD9850芯片作一個簡單介紹。接上精密時鐘源，AD9850可產(chǎn)生一個頻譜純凈、頻率和相位都可編程控制的模擬正弦波輸出。AD9850接口控制簡單，可以用8位并行口或串行口直接輸入頻率、相位等控制數(shù)據(jù)。先進的CMOS工藝使AD9850不僅性能指標一流，而且功耗少，功耗僅為155mW。 　　AD9850采用32位相位累加器，截斷成14位，輸入正弦查詢表，查詢表輸出截斷成10位，輸入到DAC。調(diào)節(jié)DAC滿量程輸出電流，需外接一個電阻Rset，其調(diào)節(jié)關(guān)系是Iset=32()，滿量程電流為10～20mA[14]。ML2035特性：(1)輸出頻率為0～25KHZ，(～+)，輸出正弦波信號的峰－峰值為Vcc；(2)高度集成化，無需或僅需極少的外接元件支持，自帶3～12MHZ晶體振蕩電路；(3)兼容的3線SPI串行輸入口，帶雙緩沖，能方便地配合單片機使用；(4)增益誤差和總諧波失真很低。 　　ML2035生成的頻率較低(0～25KHZ)，一般應(yīng)用于一些需產(chǎn)生的頻率為工頻和音頻的場合。 　　可編程正弦波發(fā)生器芯片ML2035設(shè)計巧妙，具有可編程、使用方便、價格低廉等優(yōu)點，應(yīng)用范圍廣泛，適合需要低成本、高可靠性的正弦信號的場合?？删幊踢壿嬈骷云渌俣雀?、規(guī)模大、可編程，以及有強大EDA軟件支持等特性，十分適合實現(xiàn)DDS技術(shù)。Altera的PLD具有高性能、高集成度和高性價比的優(yōu)點，此外它還提供了功能全面的開發(fā)工具和豐富的IP核、宏功能庫等，因此Altera的產(chǎn)品獲得了廣泛的應(yīng)用。 雖然有的專用DDS芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。就合成信號質(zhì)量而言，專用DDS芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號抖動很小，可以輸出高質(zhì)量的模擬信號；利用FPGA也能輸出較高質(zhì)量的信號，雖然達不到專用DDS芯片的水平，但信號精度誤差在允許范圍之內(nèi)[16]。數(shù)字移相技術(shù)的核心是先將模擬信號數(shù)字化，移相后再還原成模擬信號。相位差的值與數(shù)據(jù)表中數(shù)據(jù)的總個數(shù)及數(shù)據(jù)地址的偏移量有關(guān)。另一種是先將參考信號整形為方波信號，并以此信號為基準，延時產(chǎn)生另一個同頻的方波信號，再通過波形變換電路將方波信號還原成正弦波信號。這種處理方式的實質(zhì)是將延時的時間映射為信號間的相位值。故只要在初始時刻，通過對計數(shù)器預(yù)置不同的初值即可形成兩路信號間不同的相位差，從而達到調(diào)節(jié)信號間相位的目的。需存儲在RAM中的波形數(shù)據(jù)是由單片機采集外部數(shù)據(jù),對ROM中存儲的標準波形進行各種相應(yīng)的運算而得到。方法一：外接ROM用單片機來完成。實現(xiàn)方案：將歸一化的正弦波存儲在32KEEPROM中，波形存儲64個點。方法二：由邏輯方式在FPGA中實現(xiàn)。第一種方法容量最大，但速度最慢，且編程比較麻煩；第二種方法速度最快，但容量非常小；第三種方法兼顧了兩者的優(yōu)點，克服了其缺點。（2）外存儲器 由于本設(shè)計選用的單片機為MSC51系列的8051，它相對于高速的FPGA來說速度太慢，因此對單片機擴展外部數(shù)據(jù)存儲器和波形存儲器。本設(shè)計要實現(xiàn)編輯功能，故必須選擇隨機存儲器或不揮發(fā)性讀寫存儲器。方案二：采用特殊存儲器雙口RAM。它可通過左右兩邊的任一組I/O進行異步的存儲器讀寫操作，避免了系統(tǒng)總線隔離[17]。 存儲器尋址方案方案一：采用移位寄存器74164對BCD乘法器14527進行設(shè)置。根據(jù)置數(shù)不同，可以輸出不同的頻率的計數(shù)脈沖，再經(jīng)計數(shù)器計數(shù)對存儲器尋址，頻率控制尋址頻率，從而控制輸出波形的頻率。方案二：運用FPGA構(gòu)成的相位累加器對EEPROM進行尋址。比較兩種方案，方案二設(shè)計簡單，易于單片機控制，故選方案二。根據(jù)設(shè)計的具體要求，還設(shè)計了一個系統(tǒng)控制電路，這一電路可靈活設(shè)計，以突出FPGA的優(yōu)點所在。小的累加器可以利用FLEX器件的進位鏈得到快速、高效的電路結(jié)構(gòu)。另一種提高速度的辦法是采用流水線技術(shù)，即把在一個時鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個時鐘周期來提高系統(tǒng)的數(shù)據(jù)吞吐率。綜合考慮后，相位累加器采用流水線技術(shù)來實現(xiàn)，這樣能保證較高的資源利用率，又能提高系統(tǒng)的性能和速度。為了進一步提高速度，在設(shè)計相位累加器模塊和加法器模塊時并沒有采用FPGA單元庫中16～32位加法器，盡管它們可以很容易地實現(xiàn)高達32位的相位累加器，但當工作頻率較高時，它們較大的延時不能滿足速度要求，故不可取。采用流水線技術(shù)可以大大提高系統(tǒng)的工作速度[18]。該電路通常采用ROM結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為ROM的地址輸入，而后通過查表和運算，ROM就能輸出所需波形的量化數(shù)據(jù)。在設(shè)計時可充分利用信號周期內(nèi)的對稱性和算術(shù)關(guān)系來減少EAB的開銷。由于本設(shè)計只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號對于x=π直線成奇對稱，基于此可以將ROM表減至原來的1/2，再利用左半周期內(nèi)，波形對于點（π/2，0）成偶對稱，進一步將ROM表減至最初的1/4，因此通過一個正弦碼表的前1/4周期就可以變換得到的正弦的整個周期碼表，這樣就節(jié)省了將近3/4的資源[19]。 D/A轉(zhuǎn)換電路 因為要產(chǎn)生兩路具有相位差的正弦波，所以必須采用兩片D/A轉(zhuǎn)換芯片將兩路信號分別轉(zhuǎn)換成模擬量輸出。 系統(tǒng)控制電路 系統(tǒng)控制電路主要是根據(jù)是否需要相位調(diào)制及頻率調(diào)制，系統(tǒng)時鐘是否需要分頻得到所需的基準時鐘，頻率碼的輸入方式是串行、并行還是微機接口方式，如何控制輸出等具體要求而設(shè)計的,。單片機具有性價比高、功能靈活、易于人機對話、良好的數(shù)據(jù)處理能力等特點；FPGA則具有高速、高可靠性以及開發(fā)便捷、規(guī)范等優(yōu)點。MCS51單片機(8051)系統(tǒng)是整個硬件系統(tǒng)的核心，它既是協(xié)調(diào)整機工作的控制器，又是數(shù)據(jù)處理器，其內(nèi)部資源分配和性能如下：8位CPU、尋址能力達264K；4KB的ROM和128字節(jié)RAM；4個8位I/O接口電路；一個串行全雙工異步接口；5個中斷源和兩個中斷優(yōu)先級[20]。在每次加電前都要通過單片機初始化，將寫好的程序加載在信號產(chǎn)生系統(tǒng)上，然后把從鍵盤上輸入的數(shù)據(jù)送到中央處理芯片上，信號通過低通濾波器輸出的同時，LED數(shù)碼管顯示信號的頻率和相位差。因為單片機以總線方式與FPGA進行數(shù)據(jù)與控制信息通信有許多優(yōu)點，如速度快；節(jié)省PLD芯片的I/O口線；編程簡捷，控制可靠；另外在FPGA中通過邏輯切換，單片機易于與SRAM或ROM接口。其外部接口和VHDL設(shè)計見附錄2。 MOVX A, DPTR。 MCS51單片機總線接口方式工作時序圖中，ALE為地址鎖存使能信號，利用其下降沿將低8位地址鎖存于FPGA中的地址鎖存器（LATCH_ADDRES）中；當ALE將低8位地址通過P0鎖存的同時，高8位地址已穩(wěn)定建立于P2口，單片機利用讀指令允許信號PSEN的低電平從外部ROM中將指令從P0口讀入，由時序圖可見，其指令讀入的時機是在PSEN的上升沿之前。若需從FPGA中讀出數(shù)據(jù)，單片機則通過指令“MOVX A，DPTR”使RD信號為低電平,。這時，DPTR的高8位和低8位數(shù)據(jù)作為高、低8位地址分別向P2和P0口輸出，最后由WR的低電平結(jié)合譯碼，將累加器A的數(shù)據(jù)寫入圖中相關(guān)的鎖存器。在FPGA中常用的編程工藝有反熔絲和SRAM兩類。FLEX10K是Altera公司1995年推出的產(chǎn)品系列，它集合了可編程器件的靈活性， SRAM工藝制造，器件規(guī)模從10000門到250000門，系統(tǒng)時鐘可以達到204MHZ，兼容66MHZ，64 bit PIC，采用獨特的嵌入式陣列和邏輯陣列的邏輯實現(xiàn)結(jié)構(gòu)，同一系列相同封裝的芯片在管腳上滿足兼容[21]。并由Altera公司的MAX plusⅡ開發(fā)系列提供軟件支持。[22]：邏輯門數(shù)I/O門數(shù)電源 V速度等級/ns邏輯單元RAM /bit參數(shù)100008445766144其5V外部電源和TTL、CMOS電平兼，豐富的寄存器資源和I/O口，40MHZ的工作頻率滿足基準時鐘10MHZ的要求，其優(yōu)良的特性完全可以實現(xiàn)DDS芯片的功能。 晶體振蕩電路 設(shè)計中取64個點組成一個周期的波形，且頻率最小步進定為20HZ，這樣需要產(chǎn)生1280HZ的方波作為鎖相環(huán)電路的輸入。 晶體振蕩電路 地址計數(shù)脈沖產(chǎn)生電路由于一個周期我們?nèi)〉氖?4個樣點，最小步進20HZ，因此如果計數(shù)器的計數(shù)脈沖頻率為1280HZ，D/A轉(zhuǎn)換器就會輸出20HZ的波形。例如要得到20HZ的正弦波，計數(shù)脈沖頻率應(yīng)為1280HZ；要得到頻率為20KHZ的正弦波。 地址計數(shù)脈沖產(chǎn)生電路 幅度控制電路波形的幅度控制利用帶寬1MHZ的DAC0832控制[23]，利用DAC0832內(nèi)部的分壓網(wǎng)絡(luò)，將經(jīng)DDS產(chǎn)生的波形作為DAC0832的基準電壓，由單片機控制輸入的數(shù)字量，～5V。 外擴存儲器電路 濾波、緩沖輸出電路 D/A輸出后，通過濾波電路、輸出緩沖電路，使信號平滑且具有負載能力。由于本設(shè)計要求濾波的分量主要為由D/A產(chǎn)生的高頻分量，和要保留的頻率（小于20KHZ）相差很遠，所以濾波器在通帶內(nèi)的平坦程度比其衰減陡度更為重要。設(shè)計中主要是頻率為≤20KHZ的正弦波。又要盡可能抑制諧波和高頻噪聲，綜合考慮?。篟1=1KΩ，R2=1KΩ，C1=100pF,C=100pF。此方案不用單片機掃描，占用資源少，電路見