【正文】 出頻率為20HZ。為保證輸出頻率20KHZ以上時，取樣點(diǎn)數(shù)不小于64點(diǎn)，以減小失真。又因?yàn)檩敵鲂盘栴l率步進(jìn)為20HZ，若令=202，則=20BΔθ。 系統(tǒng)頻率、相位和幅度的計(jì)算正弦波可表示為:F=Asin(2Л),數(shù)字量最終轉(zhuǎn)換為模擬量時可表示為： F=Asin(θk1+Δθ) （）式中為輸出正弦波頻率，A為輸出正弦波的幅度，Δθ為一個時鐘周期Tclk的相位增量，即2ЛTclk。支持FLEX、MAX、ACEX1K系列器件，可通過 MAX+plusⅡ圖形編輯器創(chuàng)建圖形設(shè)計(jì)文件(.gdf)，通過MAX+plusⅡ文本編輯器使用VHDL語言創(chuàng)建文本設(shè)計(jì)文件(.vhd)，還可以通過MAX+plusⅡ波形編輯器創(chuàng)建波形設(shè)計(jì)文件(.wdf)。4 系統(tǒng)的實(shí)現(xiàn) 系統(tǒng)的計(jì)算與仿真本設(shè)計(jì)是在EDA設(shè)計(jì)平臺上實(shí)現(xiàn)系統(tǒng)的仿真，所以需要的裝置主要有PC機(jī)和Altera公司的MAX+plusⅡ軟件。用四個LED進(jìn)行顯示，這種方案的缺點(diǎn)是不能適時顯示，但也能滿足設(shè)計(jì)要求。 濾波、緩沖電路 鍵盤和顯示控制電路采用通用鍵盤接口芯片8279，通過74LS373和74LS377與單片機(jī)的P0口相連,控制44陣列鍵盤和4個數(shù)碼管顯示的鍵盤顯示模塊,用掃描方式由8279得到鍵盤碼，由中斷服務(wù)程序把數(shù)據(jù)送給單片機(jī)，以實(shí)現(xiàn)系統(tǒng)控制和顯示功能。運(yùn)放選用寬帶運(yùn)放LF351。另外，巴特沃茲低通濾波器也不像其它濾波器對元件值要求那么苛刻，因?yàn)樵诮刂诡l率附近，頻率響應(yīng)鈍化可能是這些濾波器在要求銳截止的地方不合要求。濾波采用二階巴特沃茲低通濾波器，其幅度函數(shù)是單調(diào)下降的，且n階巴特沃茲低通濾波器的前（2n1）階導(dǎo)數(shù)在ω=0處為零，所以它又稱為最大平坦幅度濾波器[24]。 幅度控制電路 單片機(jī)外擴(kuò)展存儲器電路采用外部存儲器6264（SRAM：8KRAM）和2817（EEPROM：2KROM），通過總線隔離的辦法實(shí)現(xiàn)。1280HZ的方波信號作為鎖相環(huán)頻率合成器4046的基準(zhǔn)時鐘，并配以可編程計(jì)數(shù)器8254實(shí)現(xiàn)基準(zhǔn)時鐘頻率的2～62500倍頻，這樣就得到了地址計(jì)數(shù)器脈沖f2。這樣若要得到頻率為F0（F0為20的倍數(shù)）赫茲的波形，只要輸入頻率為64F0（HZ）的計(jì)數(shù)脈沖即可。即可得到頻率為1280HZ的方波f1,。 其他電路設(shè)計(jì)在設(shè)計(jì)中除單片機(jī)和FPGA之外，還需要很多外圍電路來提供時鐘源和波形調(diào)整等，以下將簡要介紹各外圍電路的設(shè)計(jì)及參數(shù)選擇。本設(shè)計(jì)中采用Altera公司的FLEX10K系列芯片EPF10K10LC844，作為實(shí)現(xiàn)DDS的FPGA芯片。同時，可為用戶提供多達(dá)3K8位的片內(nèi)RAM，其雙口RAM為獨(dú)立的讀寫操作提供了獨(dú)立的讀、寫端口，且每個I/O口都有寄存器；PLL時鐘管理和時鐘增強(qiáng)電路提高了系統(tǒng)的性能，并且可以提供時鐘倍頻；專用進(jìn)位鏈路，可實(shí)現(xiàn)快速加法器和計(jì)數(shù)器功能；專用級聯(lián)鏈路，支持系統(tǒng)集成；支持多時鐘系統(tǒng)的低時滯要求；具有JTAG邊界掃描測試內(nèi)速電路；Altera的I/ BGA封裝極大的提高了FLEX10K系列的靈活性和適應(yīng)性。綜合考慮設(shè)計(jì)、仿真和調(diào)試的全過程，在此主要考慮選用Altera公司的FLEX10K系列的FPGA芯片。（FPGA）的選擇FPGA是現(xiàn)場可編程門陣列(Field Programmable Gate Array)的英語縮寫，它是在陣列的各個節(jié)點(diǎn)放上由門 、觸發(fā)器等做成的邏輯單元，并在各個單元之間預(yù)先制作了許多連線。若要將累加器A的數(shù)據(jù)寫入FPGA,則需通過指令”MOVX DPTR,A”和寫允許信號WR。然后由P2口和P0口分別輸出高8位和低8位的數(shù)據(jù)地址，并由ALE的下降沿 P0口的低8位地址鎖存于地址鎖存器。其時序電平變化速度與單片機(jī)工作時鐘頻率有關(guān)。 FPGA與單片機(jī)的總線接口 ，它以總線方式與FPGA進(jìn)行數(shù)據(jù)與控制信息通信，其通信工作時序是純硬件行為，只需一條單字節(jié)指令就能完成所需的讀寫時序，如：MOVX DPTR, A。故單片機(jī)與FPGA的接口方式選用總線方式。單片機(jī)與FPGA的接口方式一般有兩種，即總線方式與獨(dú)立方式。 8051的引腳圖單片機(jī)的功能主要是傳送頻率控制字K1和相位控制字K2給FPGA處理；生成波形表存儲于EEPROM中；控制鍵盤的寫入和LED的顯示；控制DAC0832進(jìn)行幅值轉(zhuǎn)換。用這兩類器件相結(jié)合的電路結(jié)構(gòu)在許多高性能儀器儀表和電子產(chǎn)品中仍將被廣泛應(yīng)用。 單片機(jī)與FPGA的接口設(shè)計(jì) 在功能上,單片機(jī)與FPGA有很強(qiáng)的互補(bǔ)性。在此選用轉(zhuǎn)換速率為500ns的芯片AD7521作為數(shù)字量到模擬量的轉(zhuǎn)換器件。 波形表生成由于DDS中波形表存儲器是采用FPGA芯片內(nèi)部的LPM_ROM實(shí)現(xiàn),具體實(shí)現(xiàn)見附錄2。相位/幅度轉(zhuǎn)換電路中的主要問題在于ROM的大小。 在FPGA（針對Altera公司的器件）中，ROM一般由EAB實(shí)現(xiàn)，且ROM表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿足信號性能的前提下，如何有效利用FPGA的有限資源，成為相位/幅度轉(zhuǎn)換電路中最關(guān)鍵的一點(diǎn)。 相位/幅度轉(zhuǎn)換電路相位/幅度轉(zhuǎn)換電路是DDS電路中的另一個關(guān)鍵部分。因此，具體實(shí)現(xiàn)時分別采用了4個和8個4位累加器，以流水線的方式實(shí)現(xiàn)16位累加器和32位加法器。設(shè)計(jì)中整個系統(tǒng)只加入了一級流水線來提高速度。但是流水線技術(shù)比較適合開環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹(jǐn)慎考慮，以保證設(shè)計(jì)的準(zhǔn)確無誤。然而由于進(jìn)位鏈必須位于臨近的LAB（邏輯陣列塊）和LE（邏輯單元）內(nèi)，因此長的進(jìn)位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進(jìn)位鏈也會制約整個系統(tǒng)速度的提高。 相位累加器部分在用FPGA設(shè)計(jì)DDS電路的時候，相位累加器是決定DDS電路性能的一個關(guān)鍵部分。另外采用VHDL硬件描述語言實(shí)現(xiàn)整個DDS電路，不僅利于設(shè)計(jì)文檔的管理，而且方便設(shè)計(jì)的修改和擴(kuò)充，還可以在不同F(xiàn)PGA器件之間實(shí)現(xiàn)移植。3 總體設(shè)計(jì) FPGA設(shè)計(jì)DDS電路的具體實(shí)現(xiàn)FPGA設(shè)計(jì)的DDS系統(tǒng)主要由相位累加器及相位/幅度轉(zhuǎn)換電路組成。由單片機(jī)控制步長即可控制尋址頻率，而相移也可方便地由單片機(jī)控制相位累加器的初始值來設(shè)定。此方案硬件接線復(fù)雜，頻帶不易拓寬。BCD乘法器14527接成加法級聯(lián)方式，輸入頻率由晶振提供，級聯(lián)輸出頻率為： （）式中KKKKK5為BCD乘法器置數(shù)。 對比上述兩種方案，方案一的硬件電路雖較復(fù)雜，但設(shè)計(jì)簡單，成本低，容量大，故采用此方案。雙口RAM有左右兩套相同的I/O口，即兩套數(shù)據(jù)總線，分別有兩套地址、控制總線，并有一套競爭仲裁電路。方案一：采用SRAM（6264：8KRAM）和EEPROM（2817：2KROM），通過總線隔離的辦法實(shí)現(xiàn)，既能通過CPU改變存儲器數(shù)據(jù)，又能通過相位累加實(shí)現(xiàn)讀取波形存儲器數(shù)據(jù)的功能。半導(dǎo)體存儲器可分為三類:只讀存儲器(ROM、PROM、EPROM)，隨機(jī)存儲器（SRAM、DRAM），不揮發(fā)性讀寫存儲器（EEPROM、NOVRAM）。在選用FPGA芯片時，本設(shè)計(jì)選用的是Altera公司的FLEX10K系列芯片EPF10K10LC84_4, 有LPM_ROM模塊，因此ROM選用第三種方法。方法三：利用Altera公司的含于EAB器件中的兆功能模塊LPM_ROM，通過VHDL語言編程來實(shí)現(xiàn)。然后由單片機(jī)根據(jù)鍵盤輸入的不同要求，對各點(diǎn)數(shù)據(jù)乘相應(yīng)系數(shù)并疊加，再將所得到的新數(shù)據(jù)存儲在RAM中，此時便得到了所需要的波形數(shù)據(jù)表?？刹捎貌⑿袃善?2K的EEPROM存儲器AT28C256，共16位位寬，可以實(shí)現(xiàn)12位波形表存儲，150ns讀取速度完全滿足20KHZ的工作頻率。波形表存儲器ROM有三種方法實(shí)現(xiàn)。 存儲器方案（1）波形表存儲器 因?yàn)楸驹O(shè)計(jì)是采用FPGA實(shí)現(xiàn)DDS的功能，所以使用FPGA作為數(shù)據(jù)轉(zhuǎn)換的橋梁，將波形數(shù)據(jù)存儲到其內(nèi)部的RAM中，并由DDS系統(tǒng)產(chǎn)生波形輸出。綜合各方面考慮本設(shè)計(jì)采用前一種方式，具體調(diào)整方法如下：可預(yù)置計(jì)數(shù)器的初值不同，從ROM中讀出周期信號函數(shù)采樣信號時的起始地址就不同，對應(yīng)的信號相位也就不同。以延時的長短來決定兩信號間的相位值。這種處理方式的實(shí)質(zhì)是將數(shù)據(jù)地址的偏移量映射為信號間的相位值。 數(shù)字移相主要有兩種形式：一種是先將正弦波信號數(shù)字化，并形成一張數(shù)據(jù)表存入ROM芯片中，此后可通過兩片D／A轉(zhuǎn)換芯片在單片機(jī)的控制下連續(xù)地循環(huán)輸出該數(shù)據(jù)表，就可獲得兩路正弦波信號，當(dāng)兩片D／A轉(zhuǎn)換芯片所獲得的數(shù)據(jù)序列不同時，則轉(zhuǎn)換所得到的兩路正弦波信號就存在著相位差。 移相方案 要實(shí)現(xiàn)兩路信號具有確定的相位差，采用數(shù)字移相技術(shù)，這是目前移相技術(shù)的潮流。而利用FPGA則可以根據(jù)需要方便地實(shí)現(xiàn)各種比較復(fù)雜的調(diào)頻、調(diào)相和調(diào)幅功能，具有良好的實(shí)用性。Altera的產(chǎn)品有多個系列，按照推出的先后順序依次為Classic系列、MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、APEX(Advanced Logic Element Matrix)系列、ACEX系列、Stratix系列以及Cyclone等[15]。Altera是著名的PLD生產(chǎn)廠商，多年來一直占據(jù)著行業(yè)領(lǐng)先的地位。 （3）自行設(shè)計(jì)的基于FPGA芯片的解決方案： 　　DDS技術(shù)的實(shí)現(xiàn)依賴于高速、高性能的數(shù)字器件。如用2片ML2035產(chǎn)生多頻互控信號，并與AMS3104(多頻接收芯片)或ML2031/2032(音頻檢波器)配合，制作通信系統(tǒng)中的收發(fā)電路等。 ML2035為DIP8封裝，各引腳功能如下： (1)Vss：5V電源； (2)SCK：串行時鐘輸入，在上升沿將串行數(shù)據(jù)鎖入16位移位寄存器； (3)SID：串行數(shù)據(jù)輸入，該串行數(shù)據(jù)為頻率控制字，決定6腳輸出的頻率； (4)LATI：串行數(shù)據(jù)鎖存，在下降沿將頻率控制字鎖入16位數(shù)據(jù)鎖存器； (5)VCC：+5V電源； (6)VOUT：模擬信號輸出； (7)GND：公共地，輸入、輸出均以此點(diǎn)作為參考點(diǎn)； (8)CLK IN：時鐘輸入，可外接時鐘或石英晶體。（2）采用低頻正弦波DDS單片電路的解決方案： 　 Micro Linear公司的電源管理事業(yè)部推出低頻正弦波DDS單片電路ML2035以其價格低廉、使用簡單得到廣泛應(yīng)用。DAC輸出兩個互補(bǔ)的模擬電流，接到濾波器上。擴(kuò)展工業(yè)級溫度范圍為40～+85攝氏度，其封裝是28引腳的SSOP表面封裝。32位頻率控制字，在125MHZ時鐘下。此正弦波可直接用作頻率信號源或轉(zhuǎn)換成方波用作時鐘輸出。 　　AD9850是AD公司采用先進(jìn)的DDS技術(shù)，1996年推出的高集成度DDS頻率合成器，它內(nèi)部包括可編程DDS系統(tǒng)、高性能DAC及高速比較器，能實(shí)現(xiàn)全數(shù)字編程控制的頻率合成器和時鐘發(fā)生器。AD公司的DDS系列產(chǎn)品以其較高的性能價格比，目前取得了極為廣泛的應(yīng)用。實(shí)現(xiàn)DDS的三種技術(shù)方案 ：（1）采用高性能DDS單片電路的解決方案 ：　　隨著微電子技術(shù)的飛速發(fā)展，目前市場上性能優(yōu)良的DDS產(chǎn)品不斷推出，主要有Qualm、AD、Sciteg和Stanforc等公司單片電路（monolithic）。頻率合成有多種實(shí)現(xiàn)方法，其中直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點(diǎn)，如頻率切換速度快、分辨率高、頻率和相位易于控制等。因?yàn)橐螽a(chǎn)生兩路正弦波，頻率和相位可調(diào)，且都要以數(shù)字的形式進(jìn)行控制和處理，所以在設(shè)計(jì)中將分別對部分電路提出幾種實(shí)現(xiàn)方案并進(jìn)行分析和論證。新的數(shù)據(jù)送到相位累加器時，它們之間的相位關(guān)系可以得到保持，也可以通過相位控制字來調(diào)節(jié)兩片頻率合成器之間的相位差[12]。(3)在第一次傳送數(shù)據(jù)之前必須先使頻率合成器復(fù)位，以保證其輸出的相位是可知的。要使兩路輸出信號同步，必須使用外部I／O更新時鐘，同時必須使參考時鐘信號(REFCLK)與外部I／O更新時鐘(UPDATE CLK)。(2)頻率控制字送到頻率合成器的數(shù)據(jù)緩沖區(qū)后，還必須通過一個更新時鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進(jìn)行輸出。因此在布線時必須精心設(shè)計(jì)，使從FPGA輸出參考時鐘的引腳到兩個頻率合成器芯片的參考時鐘輸入引腳的引線距離相等，以保證系統(tǒng)時鐘同步。 移相示意圖若輸出信號A和B的相位差可調(diào)，須保證兩路信號同步，故應(yīng)滿足以下條件：(1)輸入到兩個頻率合成器芯片的參考時鐘之間的相位偏移要足夠小。則稱A超前Bφ176。之間。則相差的范圍就在0176。兩路信號的相位不同，便存在相位差，簡稱相差。相位累加器位數(shù)為N，最大輸出為21，對應(yīng)于2的相位，累加一次就輸出一個相應(yīng)的相位碼，通過查表得到正弦信號的幅度，然后經(jīng)D/A轉(zhuǎn)換及低通濾波器濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。在時鐘脈沖fc的控制下，對輸入頻率控制字K進(jìn)行累加，累加滿量時產(chǎn)生溢出。其基本環(huán)節(jié)由計(jì)數(shù)器（Counter）、只讀存儲器（EPROM）、數(shù)模轉(zhuǎn)換器（MDAC）和濾波器等組成(同DDS原理)[11]。由采樣原理可知，如果使用兩個相同的頻率合成器，并使其參考時鐘相同，同時設(shè)定相同的頻率控制字、不同的初始相位，那么在原理上就可以實(shí)現(xiàn)輸出兩路具有一定相位差的同頻信號。相位累加器的最大計(jì)數(shù)長度與正弦查詢表中所存儲的相位分隔點(diǎn)數(shù)相同，在取樣頻率(由參考時鐘頻率決定)不變的情況下，由于相位累加器的相位增量不同，將導(dǎo)致一周期內(nèi)的取樣點(diǎn)數(shù)不同，輸出信號的頻率也相應(yīng)變化。 相位累加器原理框圖由此可以看出，