【正文】 tion Process 檢測延遲信號 Delay_Signals_Proc: PROCESS(reset,clk) BEGIN IF(reset = RESET_ACTIVE) THEN as_delay = 39。 DDSCR 寄存器使能 SIGNAL cr_en : STD_LOGIC。 FWORD3 寄存器使能 SIGNAL f3_en : STD_LOGIC。 FWORD1 寄存器使能 SIGNAL f1_en : STD_LOGIC。 SIGNAL ramdata : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL wren_reg : STD_LOGIC。 SIGNAL DDSCR_reg : STD_LOGIC_VECTOR(7 downto 0)。 狀態(tài)機(jī)定義 TYPE WR_STATE_TYPE IS (wr_idle,wr_high,wr_low)。 狀態(tài)機(jī)定義 TYPE STATE_TYPE IS (IDLE,STROBE,DATA_LAUNCH)。 SIGNAL bcd2 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd4 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd6 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd8 : STD_LOGIC_VECTOR(3 downto 0)。 信號聲明 SIGNAL as_delay : STD_LOGIC。 CONSTANT DDSCR_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 100。 CONSTANT FWORD3_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 010。 CONSTANT FWORD1_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 000。 常數(shù)聲明 CONSTANT RESET_ACTIVE : STD_LOGIC := 39。 分頻時鐘 FOUT : OUT STD_LOGIC )。 BCD7 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD5 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD3 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 分頻系數(shù) BCD1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END interface。 雙端口 RAM 寫使能 wren: OUT STD_LOGIC。 數(shù)據(jù)輸出，送至雙端口 RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 經(jīng)比例乘法器分頻后的時鐘 fclk : OUT STD_LOGIC。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 片選 cs : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 ENTITY interface IS port( 與微控制器接口信號 全局復(fù)位 reset : IN STD_LOGIC。 USE 。 描述微控制器接口模塊的 VHDL 程序如下： LIBRARY IEEE。 第五個進(jìn)程根據(jù)地址譯碼，使能對應(yīng)寄存器。 第三個進(jìn)程是主狀態(tài)機(jī)。 圖 32 微控制器接口狀態(tài)機(jī) 文件 interface 內(nèi)部的各進(jìn)程說明： 第一個進(jìn)程延遲信號，目的是檢測信號跳變。 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 18 (3) DATA_LAUNCH。 (2) STROBE。當(dāng)系統(tǒng)上電或復(fù)位后，微控制器接口處于此狀態(tài)。在檢測到數(shù)據(jù)選通信號 DS 下降沿后，在系統(tǒng)時鐘的上升沿將數(shù)據(jù)寫入選中的寄存器中。這意味著可以重復(fù)多次寫波形數(shù)據(jù)，從而實現(xiàn)任意波形輸出和動態(tài)波形輸出的功能。 表 33 控制寄存器 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 DDSEN 0 0 0 0 M2 M1 M0 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 17 表 34 m2m1m0 與相位累加步長 m對照表 m2m1m0 m 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 數(shù)據(jù)輸入寄存器（ DATA） 如表 35 所示，微控制器通過數(shù)據(jù)輸入寄存器緩沖，將數(shù)據(jù)寫入雙端口 RAM中。 表 32 分頻寄存器 FWORD1 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 3BCD1 2BCD1 1BCD1 0BCD1 3BCD2 2BCD2 1BCD2 0BCD2 控制寄存器（ DDSCR) 如表 33 所示，控制寄存器只有 4 位是有意義的， ddsen 為相位累加器使能，當(dāng)其為有效時（邏輯 1），相位累加器工作，輸出波形。每一個比例乘法器需要 4 位二進(jìn)制碼來確定分頻系數(shù)， 4 8=32 bit，也就是 4 byte。 表 31 寄存器地址 名稱 訪問屬性 地址 FWORD1 Write 000 FWORD2 Write 001 FWORD3 Write 010 FWORD4 Write 011 DDSCR Write 100 DATA Write 101 分頻寄存器 （ FWORD1FWORD4) 以 FWORD1 為例，如表 32所示。 圖 31 ddsen：相位累加器使能，有效時為高電平； fclk：分 頻時鐘，作為相位累加器的輸入時鐘； m：相位累加步長， m=2n ， n=0,1,2, ?， 7； dataout：數(shù)據(jù)輸出，作為 RAM 輸入數(shù)據(jù)； addrout：地址輸出，作為 RAM 輸入地址； wern： RAM 寫使能信號； wrclock： RAM寫時鐘信號。其輸入引腳前面已經(jīng)介紹過，這里不再重復(fù)。由 8個比例乘法器級聯(lián)組成的分頻器模塊以端口定義的形式例化在微控制器模塊中，屬于后者的子模塊，但是由于比例乘法器的本設(shè)計中所發(fā)揮的作用很大，加之相關(guān)資料少之又少，為了加深讀者的領(lǐng)悟，決定單獨作為一節(jié)。讀者可能暫時還不能理解整個系統(tǒng)的工作原理，這里只需了解系統(tǒng)的輪廓即可，后面會詳細(xì)介紹各模塊的設(shè)計與實現(xiàn)。 END rtl。 雙端口 RAM DP_RAM: ramdp PORT MAP( wren= wren, wrclock = wrclock, rden = rden, rdclock = rdclock, data = dataout, wraddress=addrout, rdaddress=rdaddress, q = q )。 SIGNAL rdaddress : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL addrout : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL rden : STD_LOGIC。 SIGNAL wrclock : STD_LOGIC。 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 12 SIGNAL fclk : STD_LOGIC。 END COMPONENT。 讀 RAM 使能 rden : OUT STD_LOGIC。 相位累加 步長 m : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 分頻時鐘 fclk : IN STD_LOGIC。 END COMPONENT。 rdaddress:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 data : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 rden : IN STD_LOGIC。 雙端口 RAM COMPONENT ramdp PORT( 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 11 wren: IN STD_LOGIC。 雙端口 RAM 寫時鐘 wrclock : OUT STD_LOGIC )。 地址輸出，送至雙端口 RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 步長 m : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 與內(nèi)部模塊接口信號 DDS 掃頻使能 ddsen : OUT STD_LOGIC。 地址選通 as : IN STD_LOGIC。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 全局時鐘 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 10 clk : IN STD_LOGIC。 END dds。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 片選 cs : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 ENTITY dds IS PORT( 與微控制器接口信號 全局復(fù)位 reset : IN STD_LOGIC。 USE 。 頂層實體的 VHDL 程序如下 ： LIBRARY IEEE。相位累加步長 m 可取 2n ， n=0,1,2, ?， 7 這里，為了 減小失真，一般 m取值不超過 32 雙端口 RAM 利用 ALtera 提供的 Mega Wizard PlugIn Manager 定制了數(shù)據(jù)線和地址線寬度均為 8 位，存儲容量為 2048bit 的雙端口 RAM，獨立的兩套讀 /寫接口，有興趣的讀者不妨使用 Mega Wizard PlugIn Manager 定制其他的存儲器，看看哪種存儲器使用起來最方便。 相位累加寄存器 相位累加寄存器是系統(tǒng)的核心模塊，使用經(jīng)過分頻器分頻后的時鐘，范圍相當(dāng)寬廣。微控制器接口模塊內(nèi)部實現(xiàn)了 6 個寄存器，其中， 4 個位分頻寄存器， 1 個位控制寄存器， 1 個位數(shù)據(jù)輸入寄存器。 (3) 相位步進(jìn) 2256???? 本設(shè)計按照模塊化層次化設(shè)計方法，根據(jù)結(jié)構(gòu)功能，可以劃分出 3個功能模塊，即微控制器接口模塊、相位累加器模塊、雙端口 RAM模塊，其連接關(guān)系如圖21所示。 本章設(shè)計的參數(shù)選取如下。何不從 inf 入手， 對 inf 實現(xiàn)任意可分頻，利用降低 inf 來換取高分辨率呢？ 事實證明，使用比例乘法器是可行的，經(jīng)過 8級 BCD比例乘法器的分頻，分頻比達(dá)到 810:1 ，例如，晶振頻率為 100MHz，經(jīng)過分頻 inf 可以是 81~10 Hz 任意整數(shù)頻率，整個分頻模塊僅消耗 65個宏單元。有人計算過，如果 inf 為 50MHz，那么當(dāng) n為 48位時，其分辨率可達(dá) 179nHz。從實現(xiàn)方式上看，有如下特色： (1) 引入 8級級聯(lián) 的 BCD 比例乘法器，將頻率分辨率提高 100萬倍！ (2) 利用 FPGA 內(nèi)部 嵌入式存儲單元，在 FPGA 內(nèi)部集成了 2Kbit 容量雙端口RAM，降低了硬件難度，提高了系統(tǒng)可靠性。根據(jù)奈奎斯特（ Nyquist）定理 ，即采樣頻率必須不小于被采樣信號的最高頻率，否則原信號不能被恢復(fù)，所以當(dāng) 12nm ?? 時，得到最河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 5 高合成頻率，當(dāng)然，這僅是理論值，實際上與 D/A 精度、轉(zhuǎn)換速度，濾波網(wǎng)絡(luò)性能密切相關(guān)，一般取 max40%outf ，例如 ，晶振時鐘為 100MHz 時，可知輸出合成波頻率將出現(xiàn)在較寬頻段上。 根據(jù)前面的講述，可以得到一下公式： 2nout inTTm??????? 2 inout nff m? ? 2inout nff? ? max 2out ff ? 其 中， outT 是輸出波形的周期， n是相位累加器位數(shù)， m是相位累加器步長，inT 是輸入波形周期。 (4)輸出頻率范圍寬。因此， DDS 的相