【正文】 RAM中。 (2) STROBE。 第五個(gè)進(jìn)程根據(jù)地址譯碼，使能對(duì)應(yīng)寄存器。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)輸出，送至雙端口 RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 BCD3 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 常數(shù)聲明 CONSTANT RESET_ACTIVE : STD_LOGIC := 39。 信號(hào)聲明 SIGNAL as_delay : STD_LOGIC。 SIGNAL bcd2 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL wren_reg : STD_LOGIC。 DDSCR 寄存器使能 SIGNAL cr_en : STD_LOGIC。 END IF。039。 選通狀態(tài) (01) WHEN STROBE = 等待 ds 的下降沿 IF cs = 39。139。 wr state Process wr 信號(hào)狀態(tài)機(jī) Wr_Logic_Proc: PROCESS (clk,reset) BEGIN IF reset = RESET_ACTIVE THEN wren_reg = 39。 wrclock_reg = 39。 END IF。 ELSE ramaddress = ramaddress + 39。 wren = wren_reg。039。039。039。039。039。139。039。039。039。039。039。039。 ELSE f1_en = 39。 cr_en = 39。 bcd2 = 0000。 等待時(shí)鐘上 升沿 ELSIF rising_edge(clk) THEN IF (prs_state = DATA_LAUNCH) THEN FWORD1 寄存器使能 IF f1_en = 39。 bcd4 = databus(3 DOWNTO 0)。139。 END IF。 程序 的仿真波形如圖 33 所示，首先，系統(tǒng)復(fù)位，想 FWORD1(地址為 000)寫(xiě)數(shù)據(jù) 1。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 32 表 36 BCD 碼與十進(jìn)制數(shù)對(duì)應(yīng)關(guān)系 BCD 碼 十進(jìn)制數(shù) 0000 0 0001 1 0010 2 0011 3 0100 4 0101 5 0110 6 0111 7 1000 8 1001 9 圖 34 為 J690 和 CD4527 比例乘法器的邏輯圖。它同時(shí)還受到禁止輸入端 INHin 的控制，實(shí)際上，“ 9”端與 INHin 端的點(diǎn)位始終是相反的，可以把 INHout 看作是“ 9”的反向輸出； OUT 受擴(kuò)展級(jí)聯(lián)輸入 CS 的控制，而NOUT 端不受 CS 控制，即 NOUT 的輸出不包含擴(kuò)展級(jí)聯(lián)端的脈沖，兩者有這種區(qū)別。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 36 圖 36 8 個(gè) BCD 比例乘法器級(jí)聯(lián) 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 37 圖 37 和圖 38 是仿真波形，前者設(shè)置分頻比為 10： 1，后者為 10 萬(wàn)： 1。 掃頻使能 ddsen : IN STD_LOGIC。 信號(hào)聲明 SIGNAL m_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。 ELSE rdaddress_reg = 000000000。039。在許多實(shí)際情況下，必須使用宏功能模塊才能使用特定器件的硬件資源。 END rtl。139。 ELSE rdaddress_reg = rdaddress_reg + m_reg。 ARCHITECTURE rtl of phasesum IS 常數(shù)聲明 CONSTANT RESET_ACTIVE : STD_LOGIC := 39。 ENTITY phasesum IS PORT( 全局復(fù)位 reset : IN STD_LOGIC。這樣，比例乘法器的輸出端總共得到脈沖數(shù)位 為 98()10 100inF??。 CS 是擴(kuò)展級(jí)聯(lián)端，不用時(shí)為 0，擴(kuò)展時(shí)將前一級(jí)比例乘法器輸出 OUT 送入下一級(jí)的擴(kuò)展級(jí)聯(lián)端 CS，當(dāng)上一級(jí)比例乘法器 A 的輸出端送出一個(gè)脈沖給下一級(jí)比例乘法器 B 的擴(kuò)展級(jí)聯(lián)端時(shí)，這個(gè)脈沖將傳至比例乘法器 B 的輸出端， 也就是說(shuō)比例乘法器 B河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 33 的輸出端 OUT 輸出的脈沖，除了它本身的輸出脈沖外，還包含了一級(jí)比例乘法器輸出的脈沖序列，更進(jìn)一步說(shuō)，如果比例乘法器 B 還有下一級(jí)，即比例乘法器 C 的話， C 通過(guò)擴(kuò)展級(jí)聯(lián)端與 B 級(jí)聯(lián)，那么比例乘法器 C 的輸出脈沖個(gè)數(shù)是A、 B、 C 輸出脈沖個(gè)數(shù)之和。依次，后面幾級(jí)分別為 2， 3， 4?。 作為相位累加器的時(shí)鐘 fclk = fout。 THEN DDSCR_reg = databus。 END IF。139。 bcd8 = 0000。 END PROCESS。 f4_en = 39。039。039。039。039。039。139。039。039。039。039。039。039。039。 END PROCESS。039。 ramdata = databus。 ELSIF rising_edge(clk) THEN CASE wr_state IS 空閑狀態(tài) (00) WHEN wr_idle = wren_reg = 39。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 24 END CASE。 THEN next_state = DATA_LAUNCH。 END IF。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 23 Next Status Logic Process 次態(tài)邏輯 Next_Logic_Proc: PROCESS (prs_state, as,as_delay,ds,ds_delay,cs) BEGIN next_state = prs_state。 ELSIF rising_edge(clk) THEN as_delay = as。 FWORD3 寄存器使能 SIGNAL f3_en : STD_LOGIC。 SIGNAL DDSCR_reg : STD_LOGIC_VECTOR(7 downto 0)。 SIGNAL bcd4 : STD_LOGIC_VECTOR(3 downto 0)。 CONSTANT DDSCR_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 100。 分頻時(shí)鐘 FOUT : OUT STD_LOGIC )。 分頻系數(shù) BCD1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 經(jīng)比例乘法器分頻后的時(shí)鐘 fclk : OUT STD_LOGIC。 ENTITY interface IS port( 與微控制器接口信號(hào) 全局復(fù)位 reset : IN STD_LOGIC。 第三個(gè)進(jìn)程是主狀態(tài)機(jī)。當(dāng)系統(tǒng)上電或復(fù)位后，微控制器接口處于此狀態(tài)。 表 32 分頻寄存器 FWORD1 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 3BCD1 2BCD1 1BCD1 0BCD1 3BCD2 2BCD2 1BCD2 0BCD2 控制寄存器（ DDSCR) 如表 33 所示，控制寄存器只有 4 位是有意義的， ddsen 為相位累加器使能，當(dāng)其為有效時(shí)（邏輯 1），相位累加器工作，輸出波形。其輸入引腳前面已經(jīng)介紹過(guò)，這里不再重復(fù)。 雙端口 RAM DP_RAM: ramdp PORT MAP( wren= wren, wrclock = wrclock, rden = rden, rdclock = rdclock, data = dataout, wraddress=addrout, rdaddress=rdaddress, q = q )。 SIGNAL wrclock : STD_LOGIC。 相位累加 步長(zhǎng) m : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 data : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 地址輸出，送至雙端口 RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 片選 cs : IN STD_LOGIC。 頂層實(shí)體的 VHDL 程序如下 ： LIBRARY IEEE。 (3) 相位步進(jìn) 2256???? 本設(shè)計(jì)按照模塊化層次化設(shè)計(jì)方法，根據(jù)結(jié)構(gòu)功能，可以劃分出 3個(gè)功能模塊，即微控制器接口模塊、相位累加器模塊、雙端口 RAM模塊，其連接關(guān)系如圖21所示。從實(shí)現(xiàn)方式上看，有如下特色： (1) 引入 8級(jí)級(jí)聯(lián) 的 BCD 比例乘法器，將頻率分辨率提高 100萬(wàn)倍！ (2) 利用 FPGA 內(nèi)部 嵌入式存儲(chǔ)單元，在 FPGA 內(nèi)部集成了 2Kbit 容量雙端口RAM，降低了硬件難度，提高了系統(tǒng)可靠性。因此， DDS 的相位誤差主要依賴(lài)于時(shí)鐘的相位特性，相位誤差小。 DDS 的頻率分辨率在 inf 固定時(shí)，取決于相位累加器的位數(shù) n，只要 n足夠大，理論上就可以獲得相應(yīng)的分辨率精度，這是傳統(tǒng)方法難以實(shí)現(xiàn)的。 n位的尋址RAM/ROM 相當(dāng)于把 0~2? 正弦信號(hào)離散成具有 2n 個(gè)樣值的序列，以二進(jìn)制數(shù)值形式存儲(chǔ)在 2n 個(gè)地址單元，按照地址不同輸出相應(yīng)的信號(hào)幅值。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 2 圖 11 鎖相環(huán)電路基本結(jié)構(gòu) 為了解決高分辨率于高鑒相頻率之間的矛盾，可以采用多環(huán)技術(shù)或者小數(shù)分頻技術(shù)。頻率合成技術(shù)廣泛地應(yīng)用于通信、導(dǎo)航、雷達(dá)、儀器儀表、軍事裝備等領(lǐng)域、現(xiàn)代的電子系統(tǒng)對(duì)頻率合成器提出越來(lái)越高的要求，主要表現(xiàn)在：轉(zhuǎn)換速度快、頻段寬、步進(jìn)間隔小、雜散小、體積小、重量輕、功耗低等。仿真結(jié)果表明，該設(shè)計(jì)簡(jiǎn)單合理，使用靈活方便，通用性好，可寫(xiě)入各種 FPGA芯片，最高可 將頻率提高 100 萬(wàn)倍。 DDS以穩(wěn)定度高的參考時(shí)鐘為參考源，通過(guò)精密的相位累加器和數(shù)字信號(hào)處理，再通過(guò)高速 D/A 變換器產(chǎn)生所需的數(shù)字波形，這個(gè)數(shù)字濾 波經(jīng)過(guò)一個(gè)模擬濾波器后，得到最終的模擬信號(hào)波形。主要技術(shù)問(wèn)題是雜波干擾，由于直接模擬合成引入了大量的混頻器、倍頻器、分頻器，這些非線性的部件使得雜波抑制相當(dāng)困難、在實(shí)際應(yīng)用中，這種技術(shù)的電路結(jié)構(gòu)比較復(fù)雜，體積、重量、成本等方面缺點(diǎn)大大限制其應(yīng)用、 間接式頻率合成（ PLL） 間接式頻率合成技術(shù)重要有鑒頻器、環(huán)路濾波器、壓控振蕩器、分頻器等 4個(gè)基本部件構(gòu)成，如下圖 11 所示。 圖 12 DDS 原理框圖 圖中 ， m為相位累加器步長(zhǎng)，也有資料稱(chēng)為頻率控制字， inf 是參考頻率， outf是合成頻率。 圖 13 相位累加器 圖 14 相位幅度變換原理圖 低通濾波器的作用不容忽視。影響因素為相位累加器， ROM/RAM 的工藝結(jié)構(gòu)， D/A 轉(zhuǎn)換器及它信號(hào)處理過(guò)程中可能產(chǎn)生的時(shí)延。 理論上， DDS 輸