【正文】 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 6 2 系統(tǒng)設(shè)計(jì) 本章所需要設(shè)計(jì) 的直接數(shù)字頻率合成系統(tǒng)與前面介紹的 DDS原理完全一致。從實(shí)現(xiàn)方式上看，有如下特色： (1) 引入 8級(jí)級(jí)聯(lián) 的 BCD 比例乘法器，將頻率分辨率提高 100萬(wàn)倍！ (2) 利用 FPGA 內(nèi)部 嵌入式存儲(chǔ)單元，在 FPGA 內(nèi)部集成了 2Kbit 容量雙端口RAM，降低了硬件難度，提高了系統(tǒng)可靠性。 從前面的介紹中可以知道，增加相位累加器的位數(shù) n，可以提高頻率分辨率，最低輸出頻率可達(dá) Hz、 mHz 甚至是 μ Hz，即 DDS的最低合成頻率接近零頻。有人計(jì)算過(guò)，如果 inf 為 50MHz，那么當(dāng) n為 48位時(shí)，其分辨率可達(dá) 179nHz。但是，增加相位累加器的位數(shù) n 將使加法算法過(guò)于龐大，消耗驚人的 FPGA 資源。何不從 inf 入手， 對(duì) inf 實(shí)現(xiàn)任意可分頻，利用降低 inf 來(lái)?yè)Q取高分辨率呢？ 事實(shí)證明，使用比例乘法器是可行的，經(jīng)過(guò) 8級(jí) BCD比例乘法器的分頻，分頻比達(dá)到 810:1 ，例如，晶振頻率為 100MHz，經(jīng)過(guò)分頻 inf 可以是 81~10 Hz 任意整數(shù)頻率，整個(gè)分頻模塊僅消耗 65個(gè)宏單元。 現(xiàn)代 FPGA 內(nèi)部集成了 存儲(chǔ)單元，這些是寶貴的存儲(chǔ)資源，通常只有通過(guò)利用開(kāi)發(fā)商提供的知識(shí)產(chǎn)權(quán)核（ IP CORE）才能使用，這些知識(shí)產(chǎn)權(quán)核經(jīng)過(guò)嚴(yán)格的測(cè)試和優(yōu)化，可以在特定器件上發(fā)揮最大效能，利用這些模塊，就是將優(yōu)秀 EDA開(kāi)發(fā)人員的硬件成果嵌入到自己設(shè)計(jì)中，縮短了開(kāi)發(fā)時(shí)間，提高了效率。 本章設(shè)計(jì)的參數(shù)選取如下。 由相位累加器位數(shù) n=8，存儲(chǔ)容量 256 8=2048 bit，晶振頻率為 100MHz，可知： (1) 頻率分辨率 8m in 8 8 810 03 90 62 52 10 2 10inout n fff? ? ? ? ??? Hz (2) 最高合成頻率 m a x 100 5022inout ff ? ? ?MHZ 前面講過(guò)，這僅是理論值，實(shí)際中與具體電路 (D/A，濾波器 )有關(guān)。 (3) 相位步進(jìn) 2256???? 本設(shè)計(jì)按照模塊化層次化設(shè)計(jì)方法，根據(jù)結(jié)構(gòu)功能，可以劃分出 3個(gè)功能模塊，即微控制器接口模塊、相位累加器模塊、雙端口 RAM模塊，其連接關(guān)系如圖21所示。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 7 圖 21 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 8 微控制器接口模塊 微控制器接口 模塊向微控制器提供友好，方便的操作接口， MCU 可通過(guò)片選(CS)、地址選通 (AS)、數(shù)據(jù)選通 (DS)、數(shù)據(jù)總線和地址總線來(lái)操作其內(nèi)部寄 存器。微控制器接口模塊內(nèi)部實(shí)現(xiàn)了 6 個(gè)寄存器，其中， 4 個(gè)位分頻寄存器， 1 個(gè)位控制寄存器， 1 個(gè)位數(shù)據(jù)輸入寄存器。此外， 8 級(jí)比例乘法器組成的分頻模塊以端口映射的方式例化在控制器接口模塊中，對(duì)外輸出參考時(shí)鐘頻率 fclk。 相位累加寄存器 相位累加寄存器是系統(tǒng)的核心模塊，使用經(jīng)過(guò)分頻器分頻后的時(shí)鐘，范圍相當(dāng)寬廣。相位累加器輸出相位碼序列，作為查尋地址送入雙端口 RAM，相應(yīng)地，還有讀使能和讀時(shí)鐘信號(hào)。相位累加步長(zhǎng) m 可取 2n ， n=0,1,2, ?， 7 這里，為了 減小失真，一般 m取值不超過(guò) 32 雙端口 RAM 利用 ALtera 提供的 Mega Wizard PlugIn Manager 定制了數(shù)據(jù)線和地址線寬度均為 8 位，存儲(chǔ)容量為 2048bit 的雙端口 RAM，獨(dú)立的兩套讀 /寫接口，有興趣的讀者不妨使用 Mega Wizard PlugIn Manager 定制其他的存儲(chǔ)器，看看哪種存儲(chǔ)器使用起來(lái)最方便。 接口信號(hào)說(shuō)明如下： RESET，系統(tǒng)復(fù)位，低電平有效； CS,片選信號(hào)，低電平有效； AS，地址選通信號(hào)，低電平有效； DS，數(shù)據(jù)選通信號(hào)，低電平有效； DATABUS，數(shù)據(jù)總線；寬度為 8位； ADDRBUS，地址總線，寬度為 3位。 頂層實(shí)體的 VHDL 程序如下 ： LIBRARY IEEE。 USE 。 USE 。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 9 USE 。 ENTITY dds IS PORT( 與微控制器接口信號(hào) 全局復(fù)位 reset : IN STD_LOGIC。 全局時(shí)鐘 clk : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 片選 cs : IN STD_LOGIC。 地址選通 as : IN STD_LOGIC。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 數(shù)據(jù)輸出，送至 D/A轉(zhuǎn)換器 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END dds。 ARCHITECTURE rtl of dds IS 元件說(shuō)明 接口模塊 COMPONENT interface port( 與微控制器接口信號(hào) 全局復(fù)位 reset : IN STD_LOGIC。 全局時(shí)鐘 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 10 clk : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 片選 cs : IN STD_LOGIC。 地址選通 as : IN STD_LOGIC。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 與內(nèi)部模塊接口信號(hào) DDS 掃頻使能 ddsen : OUT STD_LOGIC。 經(jīng)比例乘法器分頻后的時(shí)鐘 fclk : OUT STD_LOGIC。 步長(zhǎng) m : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)輸出，送至雙端口 RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 地址輸出，送至雙端口 RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 雙端口 RAM 寫使能 wren: OUT STD_LOGIC。 雙端口 RAM 寫時(shí)鐘 wrclock : OUT STD_LOGIC )。 END COMPONENT。 雙端口 RAM COMPONENT ramdp PORT( 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 11 wren: IN STD_LOGIC。 wrclock : IN STD_LOGIC。 rden : IN STD_LOGIC。 rdclock : IN STD_LOGIC。 data : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 wraddress:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 rdaddress:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT。 相位累加器 COMPONENT phasesum PORT( 全局復(fù)位 reset : IN STD_LOGIC。 分頻時(shí)鐘 fclk : IN STD_LOGIC。 掃頻使能 ddsen : IN STD_LOGIC。 相位累加 步長(zhǎng) m : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 讀 RAM 時(shí)鐘 rdclock : OUT STD_LOGIC。 讀 RAM 使能 rden : OUT STD_LOGIC。 讀 RAM 地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 END COMPONENT。 信號(hào)說(shuō)明 SIGNAL ddsen : STD_LOGIC。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 12 SIGNAL fclk : STD_LOGIC。 SIGNAL wren : STD_LOGIC。 SIGNAL wrclock : STD_LOGIC。 SIGNAL rdclock : STD_LOGIC。 SIGNAL rden : STD_LOGIC。 SIGNAL dataout : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL addrout : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL m : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL rdaddress : STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN 元件例化 INTER_CONTROL: interface PORT MAP( 與微控制器接口信號(hào) 全局復(fù)位 reset = reset, 全局時(shí)鐘 clk = clk, 地址總線 addrbus = addrbus, 數(shù)據(jù)總線 databus = databus, 片選 cs = cs, 地址選通 as = as, 數(shù)據(jù)選通 ds = ds, 與內(nèi)部模塊接口信號(hào) 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 13 DDS 掃頻使能 ddsen = ddsen, 經(jīng)比例乘法器分頻后的時(shí)鐘 fclk = fclk, 步長(zhǎng) m = m, 數(shù)據(jù)輸出，送至雙端口 RAM dataout = dataout, 地址輸出，送至雙端口 RAM addrout = addrout, 雙端口 RAM 寫使能 wren= wren, 雙端口 RAM 寫時(shí)鐘 wrclock = wrclock )。 雙端口 RAM DP_RAM: ramdp PORT MAP( wren= wren, wrclock = wrclock, rden = rden, rdclock = rdclock, data = dataout, wraddress=addrout, rdaddress=rdaddress, q = q )。 相位累加器 PHASE_ADDER: phasesum PORT MAP( 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 14 全局復(fù)位 reset = reset, 分頻時(shí)鐘 fclk = fclk, 掃頻使能 ddsen = ddsen, 相位累加步長(zhǎng) m = m, 讀 RAM 時(shí)鐘 rdclock = rdclock, 讀 RAM 使能 rden = rden, 讀 RAM 地址 rdaddress=rdaddress )。 END rtl。 圖 22是頂層實(shí)體仿真波形，由圖中可以看到，首先，向地址為 000 的寄存器寫數(shù)據(jù) 00010000，表示將晶振頻率 10分頻，然后向地址為 100 的寄存器寫數(shù)據(jù) 10000000，表示相位累加器使能，隨后，輸出波形。讀者可能暫時(shí)還不能理解整個(gè)系統(tǒng)的工作原理，這里只需了解系統(tǒng)的輪廓即可，后面會(huì)詳細(xì)介紹各模