【正文】 EN 001, 00000100 WHEN 010, 00001000 WHEN 011, 00010000 WHEN 100, 00100000 WHEN 101, 01000000 WHEN 110, 10000000 WHEN 111, 00000001 WHEN OTHERS。 DDSCR 寄存器使能 IF cr_en = 39。 THEN bcd5 = databus(7 DOWNTO 4)。 END IF。 bcd6 = 0000。 END IF。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 28 f3_en = 39。039。039。039。139。039。039。039。039。039。039。139。039。039。 END CASE。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 25 wr_state = wr_low。 THEN wren_reg = 39。 ramaddress = 00000000。 END IF。 AND ds_delay = 39。139。 END IF。 ds_delay = 39。 FWORD1 寄存器使能 SIGNAL f1_en : STD_LOGIC。 狀態(tài)機(jī)定義 TYPE WR_STATE_TYPE IS (wr_idle,wr_high,wr_low)。 SIGNAL bcd6 : STD_LOGIC_VECTOR(3 downto 0)。 CONSTANT FWORD3_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 010。 BCD7 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END interface。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 USE 。 圖 32 微控制器接口狀態(tài)機(jī) 文件 interface 內(nèi)部的各進(jìn)程說(shuō)明： 第一個(gè)進(jìn)程延遲信號(hào)，目的是檢測(cè)信號(hào)跳變。在檢測(cè)到數(shù)據(jù)選通信號(hào) DS 下降沿后，在系統(tǒng)時(shí)鐘的上升沿將數(shù)據(jù)寫入選中的寄存器中。每一個(gè)比例乘法器需要 4 位二進(jìn)制碼來(lái)確定分頻系數(shù)， 4 8=32 bit，也就是 4 byte。由 8個(gè)比例乘法器級(jí)聯(lián)組成的分頻器模塊以端口定義的形式例化在微控制器模塊中，屬于后者的子模塊，但是由于比例乘法器的本設(shè)計(jì)中所發(fā)揮的作用很大，加之相關(guān)資料少之又少，為了加深讀者的領(lǐng)悟，決定單獨(dú)作為一節(jié)。 SIGNAL rdaddress : STD_LOGIC_VECTOR(7 DOWNTO 0)。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 12 SIGNAL fclk : STD_LOGIC。 分頻時(shí)鐘 fclk : IN STD_LOGIC。 rden : IN STD_LOGIC。 步長(zhǎng) m : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 全局時(shí)鐘 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 10 clk : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。相位累加步長(zhǎng) m 可取 2n ， n=0,1,2, ?， 7 這里，為了 減小失真，一般 m取值不超過(guò) 32 雙端口 RAM 利用 ALtera 提供的 Mega Wizard PlugIn Manager 定制了數(shù)據(jù)線和地址線寬度均為 8 位，存儲(chǔ)容量為 2048bit 的雙端口 RAM，獨(dú)立的兩套讀 /寫接口，有興趣的讀者不妨使用 Mega Wizard PlugIn Manager 定制其他的存儲(chǔ)器，看看哪種存儲(chǔ)器使用起來(lái)最方便。 本章設(shè)計(jì)的參數(shù)選取如下。根據(jù)奈奎斯特（ Nyquist）定理 ，即采樣頻率必須不小于被采樣信號(hào)的最高頻率，否則原信號(hào)不能被恢復(fù)，所以當(dāng) 12nm ?? 時(shí)，得到最河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 5 高合成頻率，當(dāng)然，這僅是理論值，實(shí)際上與 D/A 精度、轉(zhuǎn)換速度，濾波網(wǎng)絡(luò)性能密切相關(guān)，一般取 max40%outf ，例如 ，晶振時(shí)鐘為 100MHz 時(shí)，可知輸出合成波頻率將出現(xiàn)在較寬頻段上。 (3) DDS 中相位改變是線性過(guò)程。因此，為了取出 主頻 outf ，必須在 D/A 轉(zhuǎn)換器的輸出端接入截止頻率為 2inf 寄存器 累加器步長(zhǎng) m 參考時(shí)鐘 fin 相位碼序列 幅度量化序列 數(shù)據(jù) 相位嗎序列 地址 波形存儲(chǔ)器 （ ROM/RAM） 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 4 的低通濾波器 。當(dāng)相位累加器加滿量程，就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作，這個(gè)周期是合成信號(hào)的一個(gè)周期，換句話說(shuō)，累加器的溢出頻率也就是 DDS 的合成信號(hào)頻率。才用這種技術(shù)產(chǎn)生的頻譜較純，系統(tǒng)體積小、重量輕、成本低、易集成，具有廣泛的應(yīng)用前景。本章提出了一種基于 FPGA 的直接數(shù)字頻率合成設(shè)計(jì)方法，并利用比例乘法器，將頻率分辨率提高到驚人的程度。河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 I 畢業(yè)設(shè)計(jì)論文 基于 FPGA 的直接數(shù)字頻率合成器的設(shè)計(jì) 摘要 在頻率合成領(lǐng)域，常用的頻率合成技術(shù)有直接模擬合成、模擬鎖相環(huán)、小數(shù)分頻鎖相環(huán)等，直接數(shù)字頻率合成 （ Direct Digital Frequency Synthesis ，DDFS，簡(jiǎn)稱 DDS） 是近年來(lái)的新的頻率合成技術(shù) 。 隨著可編程邏輯器件的飛速發(fā)展，使用 FPGA（ Field－ Programmable Gate Array） 設(shè)計(jì) DDS 系統(tǒng)成為一種很好的選擇，由于 FPGA 現(xiàn)場(chǎng)可編程，設(shè)計(jì)復(fù)雜或者簡(jiǎn)單系統(tǒng)完全從實(shí)際需要出發(fā)，通過(guò)重寫 RAM/ROM 數(shù)據(jù)，可以做到任意波形輸出和動(dòng)態(tài)波形輸出，這是其他方法所無(wú)法比擬的。鎖相環(huán)的頻率轉(zhuǎn)換速度與環(huán)路濾波器的帶寬有關(guān)，環(huán)路帶寬越寬，轉(zhuǎn)換速度越快，而環(huán)路帶寬又取決于鑒相器頻率。每來(lái)一個(gè)時(shí)鐘脈沖 inf ，相位累加器以步長(zhǎng) m 累加，其結(jié)果作為波形查找表地址。 outf 處的非諧波分量。由于 DDS 中不要相位反饋控制，頻率建立及切換快，與頻率分辨率，頻譜純度相互獨(dú)立，明顯優(yōu)于 PLL。 inf 是參考頻率， outf 是輸出波形頻率， outf? 是最小分辨率，maxoutf 是最高合成頻率。 現(xiàn)代 FPGA 內(nèi)部集成了 存儲(chǔ)單元，這些是寶貴的存儲(chǔ)資源，通常只有通過(guò)利用開(kāi)發(fā)商提供的知識(shí)產(chǎn)權(quán)核（ IP CORE）才能使用，這些知識(shí)產(chǎn)權(quán)核經(jīng)過(guò)嚴(yán)格的測(cè)試和優(yōu)化，可以在特定器件上發(fā)揮最大效能，利用這些模塊，就是將優(yōu)秀 EDA開(kāi)發(fā)人員的硬件成果嵌入到自己設(shè)計(jì)中，縮短了開(kāi)發(fā)時(shí)間，提高了效率。相位累加器輸出相位碼序列，作為查尋地址送入雙端口 RAM，相應(yīng)地，還有讀使能和讀時(shí)鐘信號(hào)。 全局時(shí)鐘 clk : IN STD_LOGIC。 ARCHITECTURE rtl of dds IS 元件說(shuō)明 接口模塊 COMPONENT interface port( 與微控制器接口信號(hào) 全局復(fù)位 reset : IN STD_LOGIC。 經(jīng)比例乘法器分頻后的時(shí)鐘 fclk : OUT STD_LOGIC。 wrclock : IN STD_LOGIC。 相位累加器 COMPONENT phasesum PORT( 全局復(fù)位 reset : IN STD_LOGIC。 信號(hào)說(shuō)明 SIGNAL ddsen : STD_LOGIC。 SIGNAL m : STD_LOGIC_VECTOR(7 DOWNTO 0)。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 15 3 模塊設(shè)計(jì)與實(shí)現(xiàn) 如前面所述，頂層實(shí)體由 3個(gè)模塊構(gòu)成： 微控制器接口模塊、相位累加器模塊及雙端口 RAM 模塊。分頻寄存器用于存儲(chǔ)分頻系數(shù)，分頻模塊由 8 個(gè) BCD 比例乘法器構(gòu)成。 表 35 控制寄存器 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 DATA7 DATA6 DATA5 DATA4 DATA3 DATA2 DATA1 DATA0 本模塊通過(guò)片選信號(hào)、地址選通信號(hào)、數(shù)據(jù)選通信號(hào)來(lái)鎖定地址和數(shù)據(jù)，當(dāng)片選 信號(hào) CS和地址選通信號(hào) AS有效時(shí)，根據(jù)地址總線內(nèi)容使能對(duì)應(yīng)寄存器。 此狀態(tài)只持續(xù) 1個(gè)時(shí)鐘周期，在時(shí)鐘上升沿寫入數(shù)據(jù)，返回 IDLE 狀態(tài)。 USE 。 地址選通 as : IN STD_LOGIC。 雙端口 RAM 寫時(shí)鐘 wrclock : OUT STD_LOGIC )。 BCD6 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CONSTANT FWORD2_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 001。 SIGNAL bcd7 : STD_LOGIC_VECTOR(3 downto 0)。 狀態(tài)機(jī)信號(hào) SIGNAL prs_state, next_state : STATE_TYPE。 SIGNAL fout : STD_LOGIC。139。 ELSIF rising_edge(clk) THEN prs_state = next_state。 AND as_delay = 39。039。 ELSE next_state = IDLE。039。139。139。 回到空閑狀態(tài) wr_state = wr_idle。 ADDR_DECODE Process 地址譯碼 Addr_Decode_Proc: PROCESS (reset, clk, addrbus, cs, as) BEGIN IF reset = RESET_ACTIVE THEN f1_en = 39。 cr_en = 39。 THEN 根據(jù)地址，使能對(duì)應(yīng)寄存器 CASE addrbus IS WHEN FWORD1_ADDR = f1_en = 39。 cr_en = 39。 f3_en = 39。 WHEN FWORD3_ADDR = f1_en = 39。 cr_en = 39。 f3_en = 39。 WHEN DDSCR_ADDR = f1_en = 39。 cr_en = 39。 f3_en = 39。 WHEN others = f1_en = 39。 cr_en = 39。039。039。 bcd5 = 0000。 bcd2 = databus(3 DOWNTO 0)。139。 END IF。 ddsen = DDSCR_reg(7)。 BCD 比例乘法器是由 BCD 輸入數(shù)控制輸出脈沖序列個(gè)數(shù)，所謂 BCD 碼指 4 位二進(jìn)制表示 1位十進(jìn)制數(shù)，對(duì)應(yīng)關(guān)系如表 36。對(duì)計(jì)數(shù)器的邏輯結(jié)構(gòu)用卡諾圖進(jìn)行分析，并考慮時(shí)禁止輸入端 INHin，可以得到每個(gè) T型觸發(fā)器的控制邏輯表達(dá)式： A C IN C INT Q IN H Q IN H? ? ? ? B A IN A INT Q IN H Q IN H? ? ? ? ? ?C A B C IN A B C INT Q Q Q IN H Q Q Q IN H? ? ? ? ? D C IN C INT Q IN H Q IN H? ? ? 圖中 INHin 是時(shí)鐘脈沖禁止輸入端，當(dāng) INHin 為 1 時(shí)，禁止時(shí)鐘激勵(lì)計(jì)數(shù)器計(jì)數(shù)；為 0 時(shí)允許時(shí)鐘激勵(lì)計(jì)數(shù)器計(jì)數(shù)。 圖 35 2 個(gè) BCD 比例乘法器 CD4527 級(jí)聯(lián) 設(shè) ? ? 21 9 , ( ) 8BC D BC D??。 USE 。 讀 RAM 使能 rden : OUT STD_LOGIC。 時(shí)鐘下降沿改變地址 ELSIF falling_edge(fclk) THEN IF ddsen = 39。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 39 END PROCESS。 am