【正文】 設(shè)計(jì)者根據(jù)自己的需要，選取參數(shù)，定制模塊，十分輕松地將其加入到自己的設(shè)計(jì)中，無異于 邀請(qǐng)優(yōu)秀的 EDA 工程師加入。在許多實(shí)際情況下，必須使用宏功能模塊才能使用特定器件的硬件資源。 END rtl。 m。039。039。139。 rden = ddsen。 END IF。 ELSE rdaddress_reg = 000000000。 ELSE rdaddress_reg = rdaddress_reg + m_reg。139。 BEGIN PROCESS(reset,fclk,ddsen,m) BEGIN IF reset = RESET_ACTIVE THEN rdaddress_reg = 000000000。 信號(hào)聲明 SIGNAL m_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。 ARCHITECTURE rtl of phasesum IS 常數(shù)聲明 CONSTANT RESET_ACTIVE : STD_LOGIC := 39。 讀 RAM 地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 38 讀 RAM 時(shí)鐘 rdclock : OUT STD_LOGIC。 掃頻使能 ddsen : IN STD_LOGIC。 ENTITY phasesum IS PORT( 全局復(fù)位 reset : IN STD_LOGIC。 USE 。 描述相位累加器模塊的 VHDL 程序 LIBRARY IEEE。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 36 圖 36 8 個(gè) BCD 比例乘法器級(jí)聯(lián) 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 37 圖 37 和圖 38 是仿真波形，前者設(shè)置分頻比為 10： 1，后者為 10 萬： 1。這樣，比例乘法器的輸出端總共得到脈沖數(shù)位 為 98()10 100inF??。 則 1 9()10 inOUT F?? 2 98( ) ( )1 0 1 0 0 inO U T F? ? ? 第一級(jí)比例乘法器 輸出端 OUT 取得1 9()10 inOUT F??的輸出脈沖數(shù)，并將此輸出送入第二級(jí)比例乘法器的擴(kuò)展級(jí)聯(lián)端，因此在第二級(jí)比例乘法器的輸出端輸出的脈沖 數(shù)包含了從擴(kuò)展級(jí)聯(lián)端輸入的 910inF?個(gè) 脈沖，和該位自身的比例輸出8100 inF? 個(gè)脈沖兩部分。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 34 圖 34 BCD 比例乘法器 CD4527 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 35 下面舉 2 個(gè) BCD 比例乘法器 CD4527 級(jí)聯(lián)時(shí)的例子，如圖 35 所示。它同時(shí)還受到禁止輸入端 INHin 的控制，實(shí)際上，“ 9”端與 INHin 端的點(diǎn)位始終是相反的，可以把 INHout 看作是“ 9”的反向輸出； OUT 受擴(kuò)展級(jí)聯(lián)輸入 CS 的控制，而NOUT 端不受 CS 控制，即 NOUT 的輸出不包含擴(kuò)展級(jí)聯(lián)端的脈沖，兩者有這種區(qū)別。 CS 是擴(kuò)展級(jí)聯(lián)端，不用時(shí)為 0，擴(kuò)展時(shí)將前一級(jí)比例乘法器輸出 OUT 送入下一級(jí)的擴(kuò)展級(jí)聯(lián)端 CS，當(dāng)上一級(jí)比例乘法器 A 的輸出端送出一個(gè)脈沖給下一級(jí)比例乘法器 B 的擴(kuò)展級(jí)聯(lián)端時(shí)，這個(gè)脈沖將傳至比例乘法器 B 的輸出端， 也就是說比例乘法器 B河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 33 的輸出端 OUT 輸出的脈沖，除了它本身的輸出脈沖外，還包含了一級(jí)比例乘法器輸出的脈沖序列，更進(jìn)一步說，如果比例乘法器 B 還有下一級(jí)，即比例乘法器 C 的話， C 通過擴(kuò)展級(jí)聯(lián)端與 B 級(jí)聯(lián)，那么比例乘法器 C 的輸出脈沖個(gè)數(shù)是A、 B、 C 輸出脈沖個(gè)數(shù)之和。 SET9 是置“ 9”端，在 SET9 為 1 時(shí)，計(jì)數(shù)器置 9(1001)。 BCD計(jì)數(shù)器采用 5— 4— 2— 1 碼編碼，計(jì)數(shù)器中的技術(shù)單元采用 T 型觸 發(fā)器。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 32 表 36 BCD 碼與十進(jìn)制數(shù)對(duì)應(yīng)關(guān)系 BCD 碼 十進(jìn)制數(shù) 0000 0 0001 1 0010 2 0011 3 0100 4 0101 5 0110 6 0111 7 1000 8 1001 9 圖 34 為 J690 和 CD4527 比例乘法器的邏輯圖。依次，后面幾級(jí)分別為 2， 3， 4?。輸出脈沖序列的多少取決于一個(gè)可變的數(shù) X(BCD 碼或二進(jìn)制碼 )與運(yùn)算系數(shù) nK 和輸入時(shí)鐘 inf 的運(yùn)算關(guān)系，表示為 ： , ( 0 1)in nnfx xN KK?? ? ? 因而輸出脈沖 數(shù)總是比 inf 小或是等于 inf ，式中的 nK 是運(yùn)算系數(shù)， K 值在BCD比例乘法器中為 10，在二進(jìn)制比例乘法器中為 16， n為運(yùn)算級(jí)數(shù)。 圖 33 微控制器接口模塊的仿真波形 比例乘法器模塊 比例 乘法器分為兩種，一種是 BCD 比例乘法器 (CD4527， J690)，另一種是二進(jìn)制比例乘法器 (CD4089)。 程序 的仿真波形如圖 33 所示，首先，系統(tǒng)復(fù)位，想 FWORD1(地址為 000)寫數(shù)據(jù) 1。 作為相位累加器的時(shí)鐘 fclk = fout。 m 是相位累加器的計(jì)數(shù)步長 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 30 WITH DDSCR_reg(2 DOWNTO 0) SELECT m = 00000001 WHEN 000, 00000010 WHEN 001, 00000100 WHEN 010, 00001000 WHEN 011, 00010000 WHEN 100, 00100000 WHEN 101, 01000000 WHEN 110, 10000000 WHEN 111, 00000001 WHEN OTHERS。 END PROCESS。 END IF。 THEN DDSCR_reg = databus。 DDSCR 寄存器使能 IF cr_en = 39。 bcd8 = databus(3 DOWNTO 0)。139。 END IF。 THEN bcd5 = databus(7 DOWNTO 4)。 FWORD3 寄存器使能 IF f3_en = 39。 bcd4 = databus(3 DOWNTO 0)。139。 END IF。 THEN 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 29 bcd1 = databus(7 DOWNTO 4)。 等待時(shí)鐘上 升沿 ELSIF rising_edge(clk) THEN IF (prs_state = DATA_LAUNCH) THEN FWORD1 寄存器使能 IF f1_en = 39。 bcd8 = 0000。 bcd6 = 0000。 bcd4 = 0000。 bcd2 = 0000。 END PROCESS。 END IF。 data_en=39。 cr_en = 39。 f4_en = 39。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 28 f3_en = 39。 f2_en = 39。 ELSE f1_en = 39。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。039。039。 addrout = ramaddress。 wren = wren_reg。 END PROCESS。 END CASE。 END IF。 ELSE ramaddress = ramaddress + 39。039。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 25 wr_state = wr_low。 低狀態(tài) (01) WHEN wr_high = 產(chǎn)生 wr 上升沿 wrclock_reg = 39。 END IF。 ramdata = databus。 THEN wren_reg = 39。 IF prs_state = DATA_LAUNCH THEN IF data_en = 39。 wrclock_reg = 39。 ELSIF rising_edge(clk) THEN CASE wr_state IS 空閑狀態(tài) (00) WHEN wr_idle = wren_reg = 39。 ramaddress = 00000000。 wrclock_reg = 39。 wr state Process wr 信號(hào)狀態(tài)機(jī) Wr_Logic_Proc: PROCESS (clk,reset) BEGIN IF reset = RESET_ACTIVE THEN wren_reg = 39。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 24 END CASE。 END IF。 END IF。139。 THEN next_state = DATA_LAUNCH。 AND ds_delay = 39。 THEN IF ds = 39。 選通狀態(tài) (01) WHEN STROBE = 等待 ds 的下降沿 IF cs = 39。 END IF。139。039。039。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 23 Next Status Logic Process 次態(tài)邏輯 Next_Logic_Proc: PROCESS (prs_state, as,as_delay,ds,ds_delay,cs) BEGIN next_state = prs_state。 END IF。 Status Register Process 狀態(tài)寄存器 同步狀態(tài) State_Register_Proc: PROCESS (clk, reset) BEGIN IF reset = RESET_ACTIVE THEN prs_state = IDLE。 END IF。 ELSIF rising_edge(clk) THEN as_delay = as。 ds_delay = 39。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說明書 22 BEGIN Delayed Signals Detec