【正文】 ay = 39。 選通狀態(tài) (01) WHEN STROBE = 等待 ds 的下降沿 IF cs = 39。139。039。 END IF。 END IF。 ds_delay = 39。 DDSCR 寄存器使能 SIGNAL cr_en : STD_LOGIC。 FWORD1 寄存器使能 SIGNAL f1_en : STD_LOGIC。 SIGNAL wren_reg : STD_LOGIC。 狀態(tài)機(jī)定義 TYPE WR_STATE_TYPE IS (wr_idle,wr_high,wr_low)。 SIGNAL bcd2 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd6 : STD_LOGIC_VECTOR(3 downto 0)。 信號(hào)聲明 SIGNAL as_delay : STD_LOGIC。 CONSTANT FWORD3_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 010。 常數(shù)聲明 CONSTANT RESET_ACTIVE : STD_LOGIC := 39。 BCD7 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD3 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END interface。 數(shù)據(jù)輸出，送至雙端口 RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 USE 。 第五個(gè)進(jìn)程根據(jù)地址譯碼，使能對(duì)應(yīng)寄存器。 圖 32 微控制器接口狀態(tài)機(jī) 文件 interface 內(nèi)部的各進(jìn)程說(shuō)明： 第一個(gè)進(jìn)程延遲信號(hào)，目的是檢測(cè)信號(hào)跳變。 (2) STROBE。在檢測(cè)到數(shù)據(jù)選通信號(hào) DS 下降沿后，在系統(tǒng)時(shí)鐘的上升沿將數(shù)據(jù)寫入選中的寄存器中。 表 33 控制寄存器 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 DDSEN 0 0 0 0 M2 M1 M0 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 17 表 34 m2m1m0 與相位累加步長(zhǎng) m對(duì)照表 m2m1m0 m 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 數(shù)據(jù)輸入寄存器（ DATA） 如表 35 所示，微控制器通過(guò)數(shù)據(jù)輸入寄存器緩沖，將數(shù)據(jù)寫入雙端口 RAM中。每一個(gè)比例乘法器需要 4 位二進(jìn)制碼來(lái)確定分頻系數(shù)， 4 8=32 bit，也就是 4 byte。 圖 31 ddsen：相位累加器使能，有效時(shí)為高電平； fclk：分 頻時(shí)鐘，作為相位累加器的輸入時(shí)鐘； m：相位累加步長(zhǎng)， m=2n ， n=0,1,2, ?， 7； dataout：數(shù)據(jù)輸出，作為 RAM 輸入數(shù)據(jù)； addrout：地址輸出，作為 RAM 輸入地址； wern： RAM 寫使能信號(hào)； wrclock： RAM寫時(shí)鐘信號(hào)。由 8個(gè)比例乘法器級(jí)聯(lián)組成的分頻器模塊以端口定義的形式例化在微控制器模塊中，屬于后者的子模塊，但是由于比例乘法器的本設(shè)計(jì)中所發(fā)揮的作用很大，加之相關(guān)資料少之又少，為了加深讀者的領(lǐng)悟，決定單獨(dú)作為一節(jié)。 END rtl。 SIGNAL rdaddress : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL rden : STD_LOGIC。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 12 SIGNAL fclk : STD_LOGIC。 讀 RAM 使能 rden : OUT STD_LOGIC。 分頻時(shí)鐘 fclk : IN STD_LOGIC。 rdaddress:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 rden : IN STD_LOGIC。 雙端口 RAM 寫時(shí)鐘 wrclock : OUT STD_LOGIC )。 步長(zhǎng) m : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 地址選通 as : IN STD_LOGIC。 全局時(shí)鐘 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 10 clk : IN STD_LOGIC。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 USE 。相位累加步長(zhǎng) m 可取 2n ， n=0,1,2, ?， 7 這里，為了 減小失真，一般 m取值不超過(guò) 32 雙端口 RAM 利用 ALtera 提供的 Mega Wizard PlugIn Manager 定制了數(shù)據(jù)線和地址線寬度均為 8 位，存儲(chǔ)容量為 2048bit 的雙端口 RAM，獨(dú)立的兩套讀 /寫接口，有興趣的讀者不妨使用 Mega Wizard PlugIn Manager 定制其他的存儲(chǔ)器，看看哪種存儲(chǔ)器使用起來(lái)最方便。微控制器接口模塊內(nèi)部實(shí)現(xiàn)了 6 個(gè)寄存器，其中， 4 個(gè)位分頻寄存器， 1 個(gè)位控制寄存器， 1 個(gè)位數(shù)據(jù)輸入寄存器。 本章設(shè)計(jì)的參數(shù)選取如下。有人計(jì)算過(guò)，如果 inf 為 50MHz，那么當(dāng) n為 48位時(shí)，其分辨率可達(dá) 179nHz。根據(jù)奈奎斯特（ Nyquist）定理 ，即采樣頻率必須不小于被采樣信號(hào)的最高頻率，否則原信號(hào)不能被恢復(fù)，所以當(dāng) 12nm ?? 時(shí)，得到最河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 5 高合成頻率，當(dāng)然，這僅是理論值，實(shí)際上與 D/A 精度、轉(zhuǎn)換速度，濾波網(wǎng)絡(luò)性能密切相關(guān)，一般取 max40%outf ，例如 ，晶振時(shí)鐘為 100MHz 時(shí)，可知輸出合成波頻率將出現(xiàn)在較寬頻段上。 (4)輸出頻率范圍寬。 (3) DDS 中相位改變是線性過(guò)程。在 DDS 中，一個(gè)頻率的建立時(shí)間通常 取決于濾波器的帶寬。因此，為了取出 主頻 outf ，必須在 D/A 轉(zhuǎn)換器的輸出端接入截止頻率為 2inf 寄存器 累加器步長(zhǎng) m 參考時(shí)鐘 fin 相位碼序列 幅度量化序列 數(shù)據(jù) 相位嗎序列 地址 波形存儲(chǔ)器 （ ROM/RAM） 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 4 的低通濾波器 。離散量化幅度序列S(n)經(jīng) D/A 轉(zhuǎn)換后 變成了階梯波 S(t),值得注意的是，頻率合成系統(tǒng)對(duì) D/A 轉(zhuǎn)換器的分辨率有一定要求， D/A 轉(zhuǎn)換器的分辨率越高，合成的階梯波 S(t)臺(tái)階數(shù)越多，輸出的波形的精度也就越高，減少了量化失真。當(dāng)相位累加器加滿量程，就會(huì)產(chǎn)生一次溢出，完成一個(gè)周期性的動(dòng)作，這個(gè)周期是合成信號(hào)的一個(gè)周期，換句話說(shuō)，累加器的溢出頻率也就是 DDS 的合成信號(hào)頻率。 直接數(shù)字頻率合成（ DDS） DDS 的概念最初是有美國(guó)學(xué)者 ， 和 提出的，它是以全數(shù)字技術(shù)，從相位概念出發(fā)直接合成所需波形的一種新的頻率合成技術(shù)，典型的 DDS 系統(tǒng)由相位累加器，波形查找表（ ROM/RAM） ， D/A，低通濾波器（ Low Pass Filter 簡(jiǎn)稱 LPF） 構(gòu)成， 如圖 12所示。才用這種技術(shù)產(chǎn)生的頻譜較純，系統(tǒng)體積小、重量輕、成本低、易集成，具有廣泛的應(yīng)用前景。 直接模擬（ DAS） 直接模擬合成技術(shù)是通過(guò)對(duì)標(biāo)準(zhǔn)參考頻率進(jìn)行加、減、乘、除 運(yùn)算而合成一系列相干頻率，其換頻率速度主要由電路部 件響應(yīng)速度決定，相位噪聲指標(biāo)也還不錯(cuò)。本章提出了一種基于 FPGA 的直接數(shù)字頻率合成設(shè)計(jì)方法，并利用比例乘法器，將頻率分辨率提高到驚人的程度。 關(guān) 鍵 詞 直接數(shù)字頻率合成器 (DDS) FPGA 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 II Design of direct digital frequency synthesizer based on FPGA Abstract In Frequency domain, the mon Synthesis technology has Direct simulation, phase lock loop simulation, decimal Frequency and phase lock loop, Direct Digital Frequency Synthesis (as some DDFS, Digital, referred to as spurious biosynthesis) in recent years is the new Frequency Synthesis technology. The structure and principles of Direct Digital Frequency Synthesizer is introduced. Also a detailed design and the method of program realization based on FPGA are introduced. The result of simulation shows that the design is simple and feasible, convenient and flexible, high universality, writeable various FPGA chip, the highest frequency can be 100 million times. Ratiofor quality to price. Keywords Direct Digital frequency Synthesizer(DDS) FPGA 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 III 前言 在頻率合成領(lǐng)域，常用的頻率合成技術(shù)有直接模擬合成、模擬鎖相環(huán)、小數(shù)分頻鎖相環(huán)等，直接數(shù)字頻率合成 （ DDS） 是近年來(lái)的新的頻率合成技術(shù)。河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 I 畢業(yè)設(shè)計(jì)論文 基于 FPGA 的直接數(shù)字頻率合成器的設(shè)計(jì) 摘要 在頻率合成領(lǐng)域，常用的頻率合成技術(shù)有直接模擬合成、模擬鎖相環(huán)、小數(shù)分頻鎖相環(huán)等，直接數(shù)字頻率合成 （ Direct Digital Frequency Synthesis ，DDFS，簡(jiǎn)稱 DDS） 是近年來(lái)的新的頻率合成技術(shù) 。 具有良好的性價(jià)比。 隨著可編程邏輯器件的飛速發(fā)展，使用 FPGA（ Field－ Programmable Gate Array） 設(shè)計(jì) DDS 系統(tǒng)成為一種很好的選擇，由于 FPGA 現(xiàn)場(chǎng)可編程，設(shè)計(jì)復(fù)雜或者簡(jiǎn)單系統(tǒng)完全從實(shí)際需要出發(fā)，通過(guò)重寫 RAM/ROM 數(shù)據(jù)，可以做到任意波形輸出和動(dòng)態(tài)波形輸出，這是其他方法所無(wú)法比擬的。隨著大規(guī)模集成電路的發(fā)展，頻率合成技術(shù)日趨完善，目前，主要有以下幾種方式。鎖相環(huán)的頻率轉(zhuǎn)換速度與環(huán)路濾波器的帶寬有關(guān)，環(huán)路帶寬越寬，轉(zhuǎn)換速度越快，而環(huán)路帶寬又取決于鑒相器頻率。如果要求分辨率很高，那么采用多環(huán) PLL 就 顯得電路結(jié)構(gòu)復(fù)雜 、成本高、調(diào)試?yán)щy；而采用小數(shù)分頻技術(shù)，可以輕易解決高分辨率問(wèn)題，但是小數(shù)分頻的主要問(wèn)題是“尾數(shù)難抑” ， 國(guó)內(nèi)外對(duì)這方面的研究不少，但是還沒(méi)有徹底解 決。每來(lái)一個(gè)時(shí)鐘脈沖 inf ，相位累加器以步長(zhǎng) m 累加，其結(jié)果作為波形查找表地址。 D/A 轉(zhuǎn)換器的作用是把合成的數(shù)字波形轉(zhuǎn)換成模擬波形。 outf 處的非諧波分量。 (2) 頻率變換速度快。由于 DDS 中不要相位反饋控制，頻率建立及切換快，與頻率分辨率，頻譜純度相互獨(dú)立，明顯優(yōu)于 PLL。另外， DDS的相位是連續(xù)變化的，形成的信號(hào)具有良好的頻譜特性，這是傳統(tǒng)的直接頻率合成法所無(wú)法實(shí)現(xiàn)的。 inf 是參考頻率， outf 是輸出波形頻率， outf? 是最小分辨率，maxoutf 是最高合成頻率。 從前面的介紹中可以知道，增加相位累加器的位數(shù) n，可以提高頻率分辨率，最低輸出頻率可達(dá) Hz、 mHz 甚至是 μ Hz，即 DDS的最低合成頻率接近零頻。 現(xiàn)代 FPGA 內(nèi)部集成了 存儲(chǔ)單元，這些是寶貴的存儲(chǔ)資源，通常只有通過(guò)利用開(kāi)發(fā)商提供的知識(shí)產(chǎn)權(quán)核（ IP CORE）才能使用，這些知識(shí)產(chǎn)權(quán)核經(jīng)過(guò)嚴(yán)格的測(cè)試和優(yōu)化，可以在特定器件上發(fā)揮最大效能，利用這些模塊，就是將優(yōu)秀 EDA開(kāi)發(fā)人員的硬件成果嵌入到自己設(shè)計(jì)中，縮短了開(kāi)發(fā)時(shí)間，提高了效率。 河南理工大學(xué)畢業(yè)設(shè)