【正文】 的邏輯框圖如圖32所示。其流程圖如圖31。鎖存器在外部信號沒要求進(jìn)行鎖存操作時(shí)，則會跟著輸入的變化而變化，然而當(dāng)外部要求進(jìn)行鎖存時(shí)，就是立即鎖存住當(dāng)前的數(shù)據(jù)，即輸出保持當(dāng)前的數(shù)據(jù)不再變化。 搶答器工作原理分頻器主要是運(yùn)用計(jì)數(shù)器的功能，由于實(shí)際上我們使用的是50HZ的頻率，所以我將設(shè)計(jì)計(jì)數(shù)器，其在每個(gè)脈沖的上升沿來臨時(shí)，就會加1，直到加到25時(shí)，則會使輸出脈沖致1，在下一個(gè)25時(shí)，則會使輸出脈沖致0。 搶答器構(gòu)成本次設(shè)計(jì)的搶答器，其系統(tǒng)芯片主要采用EP2C8Q208，由搶答判別模塊，計(jì)時(shí)模塊，分頻器模塊，計(jì)分模塊，鎖存器模塊，數(shù)碼管驅(qū)動模塊組成。掌握了Verilog HDL 語言建模、綜合和仿真技術(shù)，不僅可以增加對數(shù)字電路設(shè)計(jì)的深入了解，還可以為后續(xù)高級階段的高級學(xué)習(xí)打好基礎(chǔ) ，包括數(shù)字信號處理和數(shù)字通信的FPGA實(shí)現(xiàn)、IC設(shè)計(jì)等領(lǐng)域。(3) 優(yōu)勢不同傳統(tǒng)觀念認(rèn)為Verilog HDL在系統(tǒng)級抽象方面較弱，不太適合大型的系統(tǒng)；VHDL側(cè)重于系統(tǒng)描述，從而更多地為系統(tǒng)級設(shè)計(jì)人員所采用；Verilog HDL側(cè)重于電路級描述，從而更多地為電路設(shè)計(jì)人員所采用。 Verilog HDL與VHDL的區(qū)別Verilog HDL和VHDL作為描述硬件電路設(shè)計(jì)的語言，其共同特點(diǎn)在于：能形式化地抽象表示電路的行為和結(jié)構(gòu)；支持邏輯設(shè)計(jì)中層次與范圍的描述；可借用高級語言的精巧結(jié)構(gòu)來簡化電路行為的描述；具有電路仿真與驗(yàn)證機(jī)制以保證設(shè)計(jì)的正確性；支持電路描述由高層到低層的綜合轉(zhuǎn)換；硬件描述與實(shí)現(xiàn)工藝無關(guān)（有關(guān)工藝參數(shù)可通過語言提供的屬性包括進(jìn)去）；便于文檔管理；易于理解和設(shè)計(jì)重用。(4) 提供顯式語言結(jié)構(gòu)指定設(shè)計(jì)中的端口到端口的時(shí)延及路徑時(shí)延和設(shè)計(jì)的時(shí)序檢查。 Verilog HDL主要功能(1) 基本邏輯門，例如and、or和nand等都內(nèi)置在語言中。1992年，OVI決定致力于推廣Verilog OVI標(biāo)準(zhǔn)成為IEEE標(biāo)準(zhǔn)。那時(shí)它只是一種專用語言。Verilog HDL提供了擴(kuò)展的建模能力，其中許多擴(kuò)展最初很難理解。這種硬件語言不僅定義了語法。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。167。這種＂山寨＂味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似ARM系統(tǒng)的境況但若能慢慢發(fā)揮出FPGA的優(yōu)勢，逐漸實(shí)現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。FPGA的應(yīng)用可分為三個(gè)層面：電路設(shè)計(jì)，產(chǎn)品設(shè)計(jì)，系統(tǒng)設(shè)計(jì)。可以分為電路原理圖描述，狀態(tài)機(jī)描述和波形描述3種形式。具體的設(shè)計(jì)輸入方式有以下幾種：(1) HDL語言方式。FPGA設(shè)計(jì)流程圖如圖21所示。有是為了保證設(shè)計(jì)的可靠性，在時(shí)序仿真后還要做一些驗(yàn)證，可以用ISE內(nèi)嵌的時(shí)序分析工具完成靜態(tài)時(shí)序分析（STA，Static Timing Analyzer），也可以用第三方驗(yàn)證工具（如Synopsys的Formality驗(yàn)證工具，PrimeTime靜態(tài)時(shí)序分析工具等）進(jìn)行驗(yàn)證。Route）。 (4) 綜合優(yōu)化（synthesis），綜合優(yōu)化是指將HDL語言、原理圖等設(shè)計(jì)輸入翻譯成由與、或、非門、RAM、觸發(fā)器等基本邏輯單元組成的邏輯網(wǎng)表，并根據(jù)目標(biāo)與要求（約束條件）優(yōu)化生成的邏輯網(wǎng)表，輸出edf和edn等文件，供FPGA/CPLD廠家的布局布線器進(jìn)行實(shí)現(xiàn)。 FPGA設(shè)計(jì)流程一般來說，完整的FPGA/CPLD設(shè)計(jì)流程包括：(1) 電路功能設(shè)計(jì)，系統(tǒng)設(shè)計(jì)之前，首要的是方案論證、系統(tǒng)設(shè)計(jì)和FPGA芯片選擇等準(zhǔn)備工作。7) 數(shù)字時(shí)鐘管理模塊（DCM）業(yè)內(nèi)大多數(shù)FPGA均提供數(shù)字時(shí)鐘管理（Xilinx的全部FPGA均具有這種特性）。除了塊RAM，還可以將 FPGA中的LUT靈活地配置成RAM、ROM和FIFO等結(jié)構(gòu)。6) 嵌入式塊RAM（BRAM）大多數(shù)FPGA都具有內(nèi)嵌的塊RAM，這大大拓展了FPGA的應(yīng)用范圍和靈活性。4) 底層內(nèi)嵌功能單元內(nèi)嵌功能模塊主要指DLL（Delay Locked Loop）、PLL（Phase Locked Loop）、DSP和CPU等軟處理核（SoftCore）。相位環(huán)路鎖定能夠提供精確的時(shí)鐘綜合，且能夠降低抖動，并實(shí)現(xiàn)過濾功能。開關(guān)矩陣是高度靈活的，可以對其進(jìn)行配置以便處理組合邏輯、移位寄存器或RAM。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)，F(xiàn)PGA的IOB被劃分為若干個(gè)組（bank），每個(gè)bank的接口標(biāo)準(zhǔn)由其接口電壓VCCO決定，一個(gè)bank只能有 一種VCCO，但不同bank的VCCO可以不同。每個(gè)模塊功能如下：1) 可編程輸入輸出單元（IOB）可編程輸入/輸出單元簡稱I/O單元，是芯片與外界電路的接口部分，完成不同電氣特性下對輸入/輸出信號的驅(qū)動與匹配要求，F(xiàn)PGA內(nèi)的I/O按組分類，每組都能夠獨(dú)立地支持不同的I/O標(biāo)準(zhǔn)。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的 的RAM。 根據(jù)數(shù)字電路的基本知識可以知道，對于一個(gè)n輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在2n種結(jié)果。它是作為ASIC領(lǐng)域中的一種半定制電路而出現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點(diǎn)。 現(xiàn)場可編程門陣列（FPGA）是可編程器件，與傳統(tǒng)邏輯電路和門陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)。采用快閃EPROM控制開關(guān)的FPGA具有非易失性和可重復(fù)編程的雙重優(yōu)點(diǎn)，但在再編程的靈活性上較SRAM型FPGA差一些，不能實(shí)現(xiàn)動態(tài)重構(gòu)。FPGA芯片中，每個(gè)邏輯塊的功能以及它們之間的互連模式由存儲在芯片中的SRAM或快閃EPROM中的數(shù)據(jù)決定。3) 按編程特性分類根據(jù)采用的開關(guān)元件的不同，F(xiàn)PGA可分為一次編程型和可重復(fù)編程型兩類。分段互連型FPGA中有不同長度的多種金屬線，各金屬線段之間通過開關(guān)矩陣或反熔絲編程連接。細(xì)粒度FPGA的邏輯功能塊一般較小，僅由很小的幾個(gè)晶體管組成，非常類似于半定制門陣列的基本單元，其優(yōu)點(diǎn)是功能塊的資源可以被完全利用，缺點(diǎn)是完成復(fù)雜的邏輯功能需要大量的連線和開關(guān)，因而速度慢；粗粒度FPGA的邏輯塊規(guī)模大，功能強(qiáng)，完成復(fù)雜邏輯只需較少的功能塊和內(nèi)部連線，因而能獲得較好的性能，缺點(diǎn)是功能塊的資源有時(shí)不能被充分利用。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。(5) FPGA采用高速CMOS工藝，功耗低，可以與CMOS、TTL電平兼容。其主要特點(diǎn)如下：(1) 采用FPGA設(shè)計(jì)ASIC電路(專用集成電路)，用戶不需要投片生產(chǎn)，就能得到合用的芯片。在一輪比賽結(jié)束后，主持人按下復(fù)位按鈕，則除了計(jì)分模塊外，其他模塊都復(fù)位為初始時(shí)刻，為下一輪的比賽做好準(zhǔn)備。 研究課題的內(nèi)容本次設(shè)計(jì)的搶答器能夠同時(shí)供應(yīng)4位選手或者4個(gè)代表隊(duì)進(jìn)行搶答比賽，分別使用4個(gè)按鈕a,b,c,d表示。(3) FPGA內(nèi)部程序并行運(yùn)行，有處理更復(fù)雜的功能?，F(xiàn)存的搶答器設(shè)計(jì)方案雖然都能實(shí)現(xiàn)搶答器的功能，但是又由于它們自身缺點(diǎn)的限制，有些方面很難或者說很麻煩實(shí)現(xiàn)。優(yōu)先編碼器、鎖存器、譯碼電路將參賽隊(duì)的輸入信號在顯示器上輸出；用控制電路和主持人開關(guān)啟動報(bào)警電路，以上兩部分組成主體電路。然而現(xiàn)如今單片機(jī)組成的搶答器也存在著一些缺點(diǎn)，或者應(yīng)該說是不足點(diǎn)，雖然單片機(jī)實(shí)現(xiàn)起來相當(dāng)靈活，但隨著搶答器數(shù)組的增加則存在著I/O口不足的問題。 課題研究的必要性現(xiàn)行的搶答的實(shí)現(xiàn)方案主要有兩種：一種則是使用單片機(jī)，另一種是小規(guī)模數(shù)字邏輯芯片和觸發(fā)器。這些工具都有較強(qiáng)的功能，一般可用于幾個(gè)方面，例如很多軟件都可以進(jìn)行電路設(shè)計(jì)與仿真，同時(shí)還可以進(jìn)行PCB自動布局布線，可輸出多種網(wǎng)表文件與第三方軟件接口。EDA技術(shù)是指以計(jì)算機(jī)為工作平臺，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動設(shè)計(jì)。經(jīng)過編譯及其仿真所設(shè)計(jì)的程序，該設(shè)計(jì)的搶答器基本能夠?qū)崿F(xiàn)此次設(shè)計(jì)的要求，從而完成了搶答器應(yīng)具備的功能。介于上面兩款搶答器的不足點(diǎn)，本次設(shè)計(jì)則采用FPGA現(xiàn)場可編程技術(shù)，這樣就避免了硬件的焊接與調(diào)試，同時(shí)由于FPGA的I/O端口豐富，可以在設(shè)計(jì)的基礎(chǔ)上略加修改實(shí)現(xiàn)多組輸入的搶答器，增強(qiáng)了系統(tǒng)的靈活性。數(shù)字搶答器的設(shè)計(jì)。控制系統(tǒng)主要由單片機(jī)應(yīng)用電路、存儲器接口電路、顯示接口電路組成。搶答器能夠準(zhǔn)確、公正的判斷誰是第一搶答者，并且直觀的指出誰是第一搶答者。 計(jì)分模塊程序設(shè)計(jì) 32167。 搶答判別程序設(shè)計(jì) 26167。 分頻器模塊 23167。 搶答器工作原理 18第3章 搶答器模塊設(shè)計(jì)與實(shí)現(xiàn) 19167。 Verilog HDL主要功能 16167。 FPGA軟件設(shè)計(jì) 13167。 研究課題的內(nèi)容 4第2章 系統(tǒng)方案設(shè)計(jì) 6167。關(guān)鍵詞：搶答器，數(shù)碼顯示，硬件描述語言，可編程邏輯門陣列FPGABASED RESPONDER DESIGNABSTRACTThis article introduces the design of 4 answering device circuit using an EDA technology Verilog HDL language in FPGA and QuartusⅡ the same time,the 4 answering device circuit is displayed by the digital. The Responder can also supply four players or four teams to answer in the game, respectively, using four buttons a, b, c, d. Setting reset and answer in a system control switch, which controls required by the moderator. When the moderator allows to answer, the timer starts counts down from the 30s until someone answers successfully, by the time the latch latches will to live, then the remaining time and the number of the player who responds successfully will be displayed on the digital tube, at the same time the LED of the corresponding player lights will be lighted. Determined whether the contestant answers correctly, the moderator will give points by controlling the addition and subtraction button. At the end of the game, the moderator presses the reset button, others modules are reseted to the initial time for the next round of the game except the scoring module.The system uses mainly the EP2C8Q208. At the same time the system is made from the answer in decision block, timing module, divider block, scoring module latch module, LED driver modules. After pilation and simulation of the design process, the design Responder can basically achieve the design requirements, thus pleting the Responder function.KEY WORDS：Responder, Digital display, HDL ,FPGA目　錄前　言 1第1章 緒論 3167。在判斷選手是否回答正確后，由主持人控制加減按鈕進(jìn)行給分。河南科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文）基于FPGA的搶答器設(shè)計(jì)摘 要本文介紹了一種采用EDA技術(shù)，基于FPGA并在QuartusⅡ工具軟件環(huán)境下使用Verilog硬件描述語言編寫的數(shù)碼管顯示4路搶答器的電路設(shè)計(jì)。主持人在允許搶答的情況下，計(jì)時(shí)器開始從30s開始倒計(jì)時(shí)，直到有人搶答成功后，由鎖存器將時(shí)間鎖存住，此時(shí)數(shù)碼管上將顯示剩余時(shí)間及搶答成功選手號碼，同時(shí)對應(yīng)選手的LED燈也被點(diǎn)亮。經(jīng)過編譯及其仿真所設(shè)計(jì)的程序，該設(shè)計(jì)的搶答器基本能夠?qū)崿F(xiàn)此次設(shè)計(jì)的要求，從而完成了搶答器應(yīng)具備的功能。 課題研究的必要性 4167。 FPGA設(shè)計(jì)流程 12167。 Verilog HDL簡介 15167。 搶答器構(gòu)成 18167。 計(jì)時(shí)模塊 22167。 總體模塊 25第4章 搶答器程序設(shè)計(jì)、實(shí)現(xiàn)與仿真 26167。 分頻模塊程序設(shè)計(jì) 31167。如今無論是什么場合，只要舉辦搶答比賽，我們都能見到搶答器的使用，因?yàn)樗钥陀^的電子電路進(jìn)行狀態(tài)判斷，避免了競賽中出現(xiàn)的人為的失誤，或者由于某些原因造成的不公平。單片機(jī)搶答器的設(shè)計(jì)。這就不能為以后進(jìn)行搶答器組數(shù)的增加進(jìn)行改進(jìn)了?？傊布O(shè)計(jì)不僅工作量大，而且要求也高。根據(jù)本次設(shè)計(jì)的技術(shù)要求，特設(shè)計(jì)了以下各種模塊來實(shí)現(xiàn)搶答器的基本功能：搶答判別模塊