【正文】 。通過定時電路和譯碼電路將脈沖產(chǎn)生的信號在顯示器上輸出實現(xiàn)計時功能，構(gòu)成擴展電路。總之硬件設計不僅工作量大，而且要求也高。然而由于FPGA本身一些的特點、優(yōu)點能夠使基于FPGA制作的搶答器克服這些問題。(2) FPGA的運行速度快。(4) FPGA有大量的軟核，能夠進行二次開發(fā)。167。同時需要設置系統(tǒng)復位和搶答控制開關，這需由主持人控制。在判別選手是否回答正確后，由主持人控制加減按鈕進行給分。第2章 系統(tǒng)方案設計167。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。(2) FPGA可做其它全定制或半定制ASIC電路的中試樣片。(4) FPGA是ASIC電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。可以說，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。掉電后，F(xiàn)PGA恢復成白片，內(nèi)部邏輯關系消失，因此，F(xiàn)PGA能夠反復使用。當需要修改FPGA功能時，只需換一片EPROM即可。因此，F(xiàn)PGA的使用非常靈活。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復雜一些的組合功能比如解碼器或數(shù)學方程式。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復雜的設計，但是功耗較低。廠商也可能會提供便宜的但是編輯能力差的FPGA。另外一種方法是用CPLD（復雜可編程邏輯器件備）。按照邏輯功能塊的大小不同，可將FPGA分為細粒度結(jié)構(gòu)和粗粒度結(jié)構(gòu)兩類。近年來隨著工藝的不斷改進，F(xiàn)PGA的集成度不斷提高，硬件描述語言(HDL)的設計方法得到了廣泛應用。2) 按互連結(jié)構(gòu)分類根據(jù)FPGA內(nèi)部的連線結(jié)構(gòu)不同，可將其分為分段互連型和連續(xù)互連型兩類。這種連線結(jié)構(gòu)走線靈活，有多種可行方案，但走線延時與布局布線的具體處理過程有關，在設計完成前無法預測，設計修改將引起延時性能發(fā)生變化。在這種連線結(jié)構(gòu)中，不同位置邏輯單元的連接線是確定的，因而布線延時是固定和可預測的。一次編程型FPGA采用反熔絲開關元件，其工藝技術決定了這種器件具有體積小、集成度高、互連線特性阻抗低、寄生電容小及可獲得較高的速度等優(yōu)點；此外，它還有加密位、反拷貝、抗輻射抗干擾、不需外接PROM或EPROM等特點?？芍貜途幊绦虵PGA采用SRAM開關元件或快閃EPROM控制的開關元件。SRAM型開關的FPGA是易失性的，每次重新加電，F(xiàn)PGA都要重新裝入配置數(shù)據(jù)。這種配置的改變甚至可以在系統(tǒng)的運行中進行，實現(xiàn)系統(tǒng)功能的動態(tài)重構(gòu)。此外，其靜態(tài)功耗較反熔絲型及SRAM型的FPGA高。 FPGA芯片結(jié)構(gòu)FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個部分。FPGA利用小型查找表（161RAM）來實現(xiàn)組合邏輯，每個查找表連接到一個D觸發(fā)器的輸入端，觸發(fā)器再來驅(qū)動其他邏輯電路或驅(qū)動I/O，由此構(gòu)成了既可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。 由于FPGA需要被反復燒寫，它實現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復配置的結(jié)構(gòu)。通過燒寫文件改變查找表內(nèi)容的方法來實現(xiàn)對FPGA的重復配置。所以如果事先將相應的結(jié)果存放于一個存貯單元，就相當于實現(xiàn)了與非門電路的功能。 查找表（LookUpTable）簡稱為LUT，LUT本質(zhì)上就是一個RAM。 當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。FPGA芯片主要由7部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。通過軟件的靈活配置，可適配不同的電氣標準與I/O物理特性，可以調(diào)整驅(qū)動電流的大小，可以改變上、下拉電阻。當外部輸入信號經(jīng)過IOB模塊的存儲單元輸入到FPGA內(nèi)部時，其保持時間（Hold Time）的要求可以降低，通常默認為0。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件。CLB的實際數(shù)量和特性會依器件的不同而不同，但是每個CLB都包含一個可配置開關矩陣，此矩陣由4或6個輸入、一些選型電路（多路復用器等）和觸發(fā)器組成。數(shù)字時鐘管理模塊（DCM）。Xilinx推出最先進的FPGA提供數(shù)字時鐘管理和相位環(huán)路鎖定。3) 豐富的布線資源布線資源連通FPGA內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復位/置位的布線；第二類是長線資源，用以完成芯片 Bank間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線?，F(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單片F(xiàn)PGA成為了系統(tǒng)級的設計工具，使其具備了軟硬件聯(lián)合設計的能力，逐步向SOC平臺過渡。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。塊RAM可被配置為單端口RAM、雙端口RAM、內(nèi)容地址存儲器 （CAM）以及FIFO等常用存儲結(jié)構(gòu)。CAM存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入 CAM中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應用。在實際應用中，芯片內(nèi)部塊RAM的數(shù)量也是選擇芯片的一個重要因素。當然，可以將多片塊RAM級聯(lián)起來形成更大的RAM，此時只受限于芯片內(nèi)塊RAM的數(shù)量，而 不再受上面兩條原則約束。Xilinx推出最先進的FPGA提供數(shù)字時鐘管理和相位環(huán)路鎖定。167。一般采用自頂向下的設計方法將系統(tǒng)分成若干基本單元，然后將基本單元劃分成下一層的基本單元，一直這樣就行下去，直到可以直接使用EDA元件庫為止。 (3) 功能仿真，驗證設計電路的邏輯功能。 (5) 綜合后仿真，檢查綜合結(jié)果是否與原設計一致，仿真時把綜合生成的標準延時文件反標注到綜合仿真模型中，可估計門延時帶來的影響。(6) 實現(xiàn)（Implementation），實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的FPGA芯片上，Xilinx的實現(xiàn)過程分為翻譯（Translate）、映射（Map）、和布局布線（Placeamp。布局布線是其中最重要的過程，布局是將邏輯網(wǎng)表中的硬件原語和底層單元合理得配置到芯片內(nèi)部的硬件結(jié)構(gòu)上，并且需要在速度最優(yōu)和面積最優(yōu)之間做出選擇。 (7) 時序仿真與驗證，將布局布線后的延時信息反標注到網(wǎng)表中用來檢測時序工作情況，時序仿真包括的延時信息最全，也最精確，能較好的反映芯片的實際工作情況?？梢杂肐SE內(nèi)嵌的FPGA Editor和Chip Viewer觀察芯片內(nèi)部的連接于配置情況，或者使用ISE內(nèi)嵌的ChipScope Pro進行在線邏輯分析。在ISE中對應的工具就是iMPACT。圖21 FPGA設計流程圖167。編程語言主要有VHDL和Verilog兩種硬件描述語言；編程工具主要是兩大廠家Altera和Xilinx的集成綜合EDA軟件QuartusII以及第三方工具。HDL既可以描述底層設計，也可以描述頂層的設計，但它不容易做到較高的工作速度和芯片利用率。(2) 圖形方式。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高；狀態(tài)機描述主要用來設計基于狀態(tài)機思想的時序電路；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關系。 FPGA的應用1) 電路設計中FPGA的應用連接邏輯，控制邏輯是FPGA早期發(fā)揮作用比較大的領域也是FPGA應用的基石．事實上在電路設計中應用FPGA的難度還是比較大的這要求開發(fā)者要具備相應的硬件知識（電路知識）和軟件應用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎產(chǎn)品供產(chǎn)品設計者應用在不遠的將來，通用和專用IP的設計將成為一個熱門行業(yè)！搞電路設計的前提是必須要具備一定的硬件知識．在這個層面，干重于學，當然，快速入門是很重要的，越好的位子越不等人電路開發(fā)是黃金飯碗。3) 系統(tǒng)級應用系統(tǒng)級的應用是FPGA與傳統(tǒng)的計算機技術結(jié)合，實現(xiàn)一種FPGA版的計算機系統(tǒng)如用Xilinx　V4, V5系列的FPGA，實現(xiàn)內(nèi)嵌POWER　PC　CPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑LINIX等系統(tǒng)這個系統(tǒng)也就支持各種標準外設和功能接口（如圖象接口）了這對于快速構(gòu)成 FPGA大型系統(tǒng)來講是很有幫助的。若在系統(tǒng)級應用中，開發(fā)人員不具備系統(tǒng)的擴充開發(fā)能力，只是搞搞編程是沒什么意義的，當然設備驅(qū)動程序的開發(fā)是另一種情況，搞系統(tǒng)級應用看似起點高，但不具備深層開發(fā)能力，很可能會變成愛好者，就如很多人會做網(wǎng)頁但不能稱做會編程類似以上是幾點個人開發(fā)，希望能幫助想學FPGA 但很茫然無措的人理一理思路。但也肯定是一個競爭很激烈的行業(yè)，關鍵看的就是速度和深度當然還有市場適應能力。2. 2 Verilog HDL概述167。Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。數(shù)字系統(tǒng)能夠按層次描述，并可以在相同描述中顯示的進行時序建模。所有這些都使用同一種建模語言、此外，Verilog HDL語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。語言從C編程語言中繼承了多種操作符和結(jié)構(gòu)。但是，Verilog HDL語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。Verilog HDL語言最初是于1983年由Gateway Design Automation公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。由于他們的模擬、仿真器產(chǎn)品的廣泛使用，Verilog HDL 作為一種便于使用且實用的語言逐漸為眾多設計者所接受。 Open Verilog International （OVI）是促進Verilog發(fā)展的國際性組織。這一努力最后獲得成功，Verilog HDL于1995年成為IEEE標準，稱為IEEE Std 1364－1995。167。(2) 用戶定義原語（UDP）創(chuàng)建的靈活性。(3) 開關級基本結(jié)構(gòu)模型，例如pmos 和nmos等也被內(nèi)置在語言中。(5) 可采用三種不同方式或混合方式對設計建模。167。但是，兩者又有著各自的特點：(1) 語法特點Verilog HDL和VHDL最大的差別在語法上，Verilog HDL是一種類C語言，而VHDL是一種ADA（Action Data Automation，行動數(shù)據(jù)自動化）語言。(2) 運用群體由于Verilog HDL早在1983年就已推出，至今已有20多年的應用歷史，因而Verilog HDL擁有更加廣泛的設計群體，成熟的資源也比VHDL豐富。但這兩種語言仍處于不斷完善之中，都在朝著更高級、更強大描述語言的方向前進。綜上所述，Verilog HDL 語言作為學習HDL設計方法入門和基礎是非常合適的。本文的設計中，采用Verilog HDL語言。 搶答器總體設計方案167。搶答器結(jié)構(gòu)簡圖如圖23所示。167。這樣就能夠?qū)崿F(xiàn)將50HZ的脈沖變成1HZ的脈沖，用于控制計時模塊。數(shù)碼管驅(qū)動主要是將4位變8位，即當外部條件滿足時，就會將輸入的4位數(shù)據(jù)轉(zhuǎn)變成7位，從而能夠使其能夠在數(shù)碼管上顯示出來。第3章 搶答器模塊設計與實現(xiàn)167。該模塊還能夠進行判別誰進行了搶答，當主持人還沒有說開始搶答時，就有人開始搶答時，該人或者該組面前的LED燈就會被點亮，對應的報警器也會響起，同時數(shù)碼管這時也會顯示出提前搶答的組號，從而杜絕了一些不公平的元素。圖31 搶答判別流程圖 我們通過對FPGA以及硬件語言Verilo HDL的學習，只通過對系統(tǒng)的編程就滿足了該模塊的要求，能實現(xiàn)判別，鎖存，顯示，報警等功能。其中en表示使能端，只有主持人按下這個按鈕，才能允許參賽選手進行搶答；clr表示復位信號，當主持人按下這個按鈕后，所有的狀態(tài)都將恢復成初始狀態(tài)，為下次搶答做好準備；a,b,c,d表示四組搶答選手；led_a,led_d分別表示對應小組的LED燈，用來顯示選手們的搶答情況；led_f表示報警信號，當有選手提前搶答時，該對應的報警器將會響起；led_t表示顯示選手號碼的信號，當有選手搶答時，就會通過led_t輸出的信號使其組號在數(shù)碼管上顯示出來。圖32 搶答判別模塊邏輯框圖167。按發(fā)光二極管單元連接方式可分為共陽極數(shù)碼管和共陰極數(shù)碼管。共陰數(shù)碼管是指將所有發(fā)光二極管的陰極接到一起形成公共陰極(COM)的數(shù)碼管，共陰數(shù)碼管在應用時應將公共極COM接到地線GND上，當某一字段發(fā)光二極管的陽極為高電平時，相應字段就點亮，當某一字段的陽極為低電平時，相應字段就不亮。(1) 靜態(tài)顯示驅(qū)動。靜態(tài)驅(qū)動是指每個數(shù)碼管的每一個段碼都由一個單片機的I/O端口進行驅(qū)動，或者使用如BCD碼二十進制譯碼器譯碼進行驅(qū)動。(2) 動態(tài)顯示驅(qū)動。通過分時輪流控制各個數(shù)碼管的的COM端，就使各個數(shù)碼管輪流受控顯示，這就是動態(tài)驅(qū)動。表31 2進制與7段譯碼對應表2進制數(shù)7位譯碼0000111111000010110000001011011010011111100101000110011010110110110110101111101