【正文】 義的 EDA技術(shù)，就是指以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱 為 IES/ASIC 自動設(shè)計技術(shù)。在廣義的 EDA 技術(shù)中， CAA 技術(shù)和 PCBCAD 技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱為真正意義上的 EDA 技術(shù)。 EDA 技術(shù)的特點(diǎn) 利用 EDA 技術(shù) (特指 IES/ASIC 自動設(shè)計技術(shù) )進(jìn)行電子系統(tǒng)的設(shè)計，具有以下 幾個特點(diǎn)： 用軟件的方式設(shè)計硬件； 用軟件方式設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動完成的； 設(shè)計過程中可用有關(guān)軟件進(jìn)行各種仿真； 系統(tǒng)可現(xiàn)場編程，在線升級； 整個系統(tǒng)可集成在一個芯片上，體積小、功耗低、可靠性高； .從以前的“組合設(shè)計”轉(zhuǎn)向真正的“自由設(shè)計”； 設(shè)計的移植性好，效率高； .非常適合分工設(shè)計，團(tuán)體協(xié)作。 EDA 技術(shù)的主要內(nèi)容 EDA 技術(shù)涉及面廣，內(nèi)容豐富，從教學(xué)和實(shí)用的角度看應(yīng)掌握如下四個方面的 內(nèi)容： 大規(guī)模可編程邏輯器件； 硬件描述語言； 軟件開發(fā)工具； 實(shí)驗(yàn)開發(fā)系統(tǒng) 。 8 EDA 技術(shù)的應(yīng)用形式 隨著 EDA 技術(shù)的深入發(fā)展和 EDA 技術(shù)軟硬件性能價格比的不斷提高， EDA技術(shù)的應(yīng)用將向廣度和深度兩個方面發(fā)展。 “ CPLD/FPGA+MCU”系統(tǒng)：使用 EDA 技術(shù)與單片機(jī)相接結(jié)合，使自行開發(fā)的 CPLD/FPGA+MCU 作為電子系統(tǒng)、控制系統(tǒng)、信息處理系統(tǒng)的主體。 于 FPGA 實(shí)現(xiàn)的現(xiàn)代 DSP 系統(tǒng)：基于 SOPC（ a System on a Programmable Chip）技術(shù)、 EDA 技術(shù)與 FPGA 技術(shù)實(shí)現(xiàn)方式的現(xiàn) DSP 系統(tǒng)。 基于 FPGA 實(shí)現(xiàn)的嵌入式系統(tǒng)：使用 CPLD/FPGA 實(shí)現(xiàn)的，內(nèi)含嵌入式處理器，能滿足對象系統(tǒng)要求實(shí)現(xiàn)特定功能的，能夠嵌入到宿主 系統(tǒng)的專用計算機(jī)應(yīng)用系統(tǒng)。它是作為專用集成電路 ASIC（ Application Specific Integrated Circuit）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 9 FPGA 基本結(jié)構(gòu)和特點(diǎn) FPGA 具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列組成，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計。這三種可編程電路是：可編程邏輯塊 (Configurable Logic Block， CLB)、輸入 /輸出模塊 (I/O Block， IOB)和互連資源 (Interconnect Resource， IR)。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或熔絲圖上。用戶可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場編程。 兼容了 PLD 和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。幾乎所有應(yīng)用門陣列、 PLD 和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用 FPGA， FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。二是 FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。四是 FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。 可以說， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集 成度、可兼容性的最佳選擇之一。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。加電時， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配10 置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 有多種配置模式：并行主模式為一片 FPGA 加一片 EPROM的方式；主從模式可以支持一片 PROM編程多片 FPGA；串行模式可以采用串行 PROM編程 FPGA；外設(shè)模式可以將 FPGA 作為微處理器的外設(shè)，由微處理器對其編程。搶答器一般是由很多電路組成的，線路復(fù)雜，可靠性不高，功能也比較簡單，特別是當(dāng)搶答路數(shù)很多時，實(shí)現(xiàn)起來就更為困難。 基于 FPGA 的搶答器又稱為第一信號鑒別器，其主要應(yīng)用于各種知識競賽、文藝活動等場合。先進(jìn) 的 ASIC 生產(chǎn)工藝已經(jīng)被用于 FPGA 的生產(chǎn)，越來越豐富的處理器內(nèi)核被嵌入到高端的 FPGA 芯片中，基于 FPGA 的開發(fā)成為一項(xiàng)系統(tǒng)級設(shè)計工程。 VHDL 語言的概述 [8][12] VHDL 的簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit Hardware Description Language。 1987 年底， VHDL 被 IEEE 和國美國國防部卻認(rèn)為標(biāo)準(zhǔn)硬件描述語言。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原11 有的非標(biāo)準(zhǔn)硬件，是語言。硬件描述語言是 EDA 技術(shù)的重要組成部分 ,VHDL 是電子設(shè)計的主流硬件描述語言。 VHDL 的優(yōu)點(diǎn) VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計的基本點(diǎn)。 與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗(yàn)設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進(jìn)行仿真模擬。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實(shí)現(xiàn)。 VHDL 對設(shè)計 的描述具有相對獨(dú)立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計。 12 VHDL 的編譯器和綜合器對程序文字的大小寫是不加區(qū)分的 程序中的注釋使用雙“ ” 。 為了便于程序的閱讀和調(diào)試，書寫和輸入程序時，使用層次需哦進(jìn)格式，同一層次的對齊，低層次的比高層次的縮進(jìn)兩個字符。 MAX+PLUS 軟件的簡介 Max+plusⅡ的概述 [13] Max+plusⅡ是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大可編程邏輯器件的供應(yīng)商之一。在 Max+plusⅡ上可以完成設(shè)計輸入、元件適配、時序仿真和功能仿真、編程下載整個流程，它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，是設(shè)計者能方便地進(jìn) 行設(shè)計輸入、快速處理和器件編程。 與結(jié)構(gòu)無關(guān) Max+plusⅡ系統(tǒng)的核心 Complier 支持 Altera 公司的FLEX10K、 FLEX8000、 FLEX6000、 MAX9000、 MAX7000、 MAX5000 和 Classic 可編程邏輯器件，提供了世界上唯一真正 與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 豐富的設(shè)計庫 Max+plusⅡ提供豐富的庫單元供設(shè)計者調(diào)用，其中包括 74 系列的全部器件和多種特殊的邏輯功能（ MacroFunction）以及新型的參數(shù)化的兆功能（ MageFunction）。