基于fpga的四路搶答器-在線瀏覽
2025-03-05 10:44本頁面
【正文】 連接。設(shè)計過程： 在本次設(shè)計中，我先對整體要求進行了了解，然后根據(jù)要求將整個電路劃分為 5個模塊，并對這5個模塊的功能進行了劃分，然后依據(jù)各模塊功能編寫程序，并 對編寫出的程序進行了編譯以及時序仿真，若結(jié)果正確則繼續(xù)進行下一個模塊的編 寫，若錯誤就進行修改直到結(jié)果正確。方案論證： 搶答鎖存模塊；在這個模塊中主要實現(xiàn)搶答過程中的搶答功能。此模塊有A、B、C、D四路搶答輸入信號；復(fù)位信號R；輸出報警信號BJ；數(shù)據(jù)輸出信號Y。在搶答開始主持人按下復(fù)位鍵后進行60秒的倒計時，并且在60秒倒計時后無人搶答顯示超時并報警，若有選手搶答則計時停止,主持人也可以手動設(shè)置計時時間。 數(shù)據(jù)選擇模塊：在這個模塊中主要實現(xiàn)搶答過程中的數(shù)據(jù)循環(huán)顯示功能，通過SEL信號的循環(huán)輸入，從而控制數(shù)碼管的循環(huán)顯示，利用人眼的視覺停留使人感覺數(shù)碼管是同時常亮的。 譯碼模塊： 在這個模塊中主要實現(xiàn)搶答過程中將BCD碼轉(zhuǎn)換成7段的功能。此模塊包含輸入信號SJ，輸出信號Y。在本次課設(shè)中共利用了 三個數(shù)碼管，所以將SEL設(shè)置在000，001，010三個數(shù)之間循環(huán)，使得數(shù) 碼管僅顯示后三位。三、單元電路程序設(shè)計及其功能驗證（一）搶答鎖存模塊 VHDL源程序 LIBRARY ieee。 USE 。 ENTITY QDMK IS PORT(A,B,C,D:IN std_logic。 SIGNAL CLK:IN std_logic。 Y:buffer std_logic_vector(6 DOWNTO 0))。 ARCHITECTURE behave OF QDMK IS BEGIN PROCESS(A,B,C,D,R,CLK) BEGIN IF R=39。THEN Y=0000000。039。event AND CLK=39。THEN IF Y=0000000 THEN IF A=39。 THEN Y=0110000。139。 ELSIF C=39。 THEN Y=1111001。139。 END IF。 END IF。 END IF。 END behave。（二）計時模塊VHDL源程序LIBRARY ieee。USE 。ENTITY JS IS PORT(R,ST,EN,CLK:IN std_logic。 GW,SW:BUFFER std_logic_vector(3 DOWNTO 0)。END JS。039。139。139。 SW=cs。039。 SW=0110。039。 ELSIF CLK39。139。 IF SW=0000THEN SW=0110。 END IF。 END IF。 SW=0110。139。 END IF。039。 END PROCESS。仿真圖從圖中可看出，在復(fù)位信號為1時，始能信號EN為1，這時計時時間改變?yōu)閏s,cg中輸入的06秒，在復(fù)位信號變?yōu)?后開始計時，在計時時間到達0時由于無人搶答（由停止信號ST控制），故產(chǎn)生報警信號開始報警。（三）數(shù)據(jù)選擇模塊VHDL源程序 LIBRARY ieee。 USE 。 ENTITY XZMK IS PORT(SEL:
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