【正文】 又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。FPGA一般來(lái)說(shuō)比ASIC（專(zhuān)用集成芯片）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。FPGA的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。FPGA的編程無(wú)須專(zhuān)用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA的開(kāi)發(fā)流程FPGA開(kāi)發(fā)流程可以分為如下幾步：①設(shè)計(jì)輸入，設(shè)計(jì)輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語(yǔ)言，比如說(shuō)是Verilog、VHDL的源程序（此次設(shè)計(jì)主要是使用Verilog）。②功能仿真，功能仿真就是利用相關(guān)仿真工具對(duì)相關(guān)電路進(jìn)行功能仿真，也就是對(duì)你的輸入設(shè)計(jì)的邏輯功能進(jìn)行相關(guān)的模擬測(cè)試。這里的功能仿真純粹是模擬性質(zhì)的，不會(huì)設(shè)計(jì)的任何具體器件的硬件特性。④布局布線，就是將綜合后的網(wǎng)表文件針對(duì)某一個(gè)具體的目標(biāo)器件進(jìn)行邏輯映射。⑤時(shí)序驗(yàn)證，就是要使得時(shí)序仿真過(guò)程中，建立與保持時(shí)間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。能較好地反映芯片的實(shí)際工作情況。而FPGA設(shè)計(jì)流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。 FPGA的配置FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于FPGA前所未有的性能和能力水平而帶來(lái)的新的設(shè)計(jì)挑戰(zhàn)。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測(cè)，由此帶來(lái)更嚴(yán)重的時(shí)序收斂問(wèn)題。幸運(yùn)地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨(dú)特的設(shè)計(jì)挑戰(zhàn)。設(shè)計(jì)軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時(shí)序的收斂。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。該語(yǔ)言可以讓設(shè)計(jì)者進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。Verilog HDL作為一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。所有這些都使用同一種建模語(yǔ)言。 Quartus II軟件 此次畢設(shè)所使用的軟件是Quartus ，使用語(yǔ)言為verilog HDL。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。Altera的Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具，并為Altera　DSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。編譯器包括的功能模塊有分析/綜合器（Analysis amp。可以通過(guò)選擇Start Complication來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇Start單獨(dú)運(yùn)行各個(gè)模塊。在Complier Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其他相關(guān)窗口。在圖七下排的流程框圖，是與上面的Quartus II設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的EDA開(kāi)發(fā)流程。有兩個(gè)BCD數(shù)碼管進(jìn)行顯示，其中一個(gè)顯示搶答者組號(hào)，另外一個(gè)用來(lái)顯示積分，用八個(gè)LED燈來(lái)進(jìn)行搶答時(shí)間倒計(jì)時(shí)。開(kāi)始搶答時(shí)，有主持人宣布搶答開(kāi)始，并按下開(kāi)始搶答按鍵，各組開(kāi)始搶答，其中任意一組搶到題目，則電路進(jìn)行自鎖，其它各組再按按鍵即為無(wú)效，搶到題目后蜂鳴器響，作答結(jié)束后依據(jù)回答答案是否正確有主持人選擇進(jìn)入加減分模塊，每組初始分?jǐn)?shù)為五分，答對(duì)一道加一分，錯(cuò)一道減一分，不搶答則分?jǐn)?shù)不加不扣。 搶答器具備限時(shí)搶答功能，限時(shí)時(shí)間為十秒。 搶答器具備鎖存功能和現(xiàn)實(shí)功能，也就是說(shuō)當(dāng)選手搶答時(shí)只要按動(dòng)搶答按鍵后，鎖存相對(duì)應(yīng)的組號(hào)，當(dāng)主持人對(duì)分?jǐn)?shù)進(jìn)行加減完畢之后，在對(duì)應(yīng)的數(shù)碼管上顯示搶答者的分?jǐn)?shù)，然后進(jìn)入下一輪搶答。完成加減分環(huán)節(jié)之后，主持人可以進(jìn)入下一環(huán)節(jié)。如果倒計(jì)時(shí)結(jié)束之后無(wú)人搶答，則蜂鳴器不做反應(yīng)。搶答器的結(jié)構(gòu)示意圖如下：FPGA時(shí)鐘信號(hào)按鍵輸入電路 數(shù)碼管顯示電路LED倒計(jì)時(shí)顯示電路：搶答器結(jié)構(gòu)示意圖 設(shè)計(jì)中FPGA最小系統(tǒng)電路為FPGA可以正常工作時(shí)的基本電路，由時(shí)鐘和復(fù)位電路組成。LED倒計(jì)時(shí)顯示電路有八個(gè)個(gè)紅色的LED燈組成。主要程序運(yùn)行方式采用狀態(tài)機(jī)的方法來(lái)實(shí)現(xiàn)對(duì)搶答器的各個(gè)環(huán)節(jié)的控制。一、等待主持人按鍵開(kāi)始搶答，在此狀態(tài)時(shí)會(huì)一直檢測(cè)按鍵信號(hào)，當(dāng)收到主持人的開(kāi)始搶答信號(hào)進(jìn)入下一個(gè)環(huán)節(jié)。三、主持人加減分狀態(tài)，在此狀態(tài)時(shí)，在主持人完成加減分?jǐn)?shù)之前，其他任何操作都可視為無(wú)效。主要賦值的對(duì)象有搶答標(biāo)志位、蜂鳴器標(biāo)志位、蜂鳴器延時(shí)標(biāo)志位、搶答選手標(biāo)志位、分組分?jǐn)?shù)標(biāo)志位、組號(hào)顯示初始值等等。分?jǐn)?shù)顯示BCD組號(hào)顯示BCD倒計(jì)時(shí)蜂鳴器搶答判斷開(kāi)始InputEn加減分判斷： 主程序流程圖搶答模塊是本次設(shè)計(jì)的重點(diǎn)，原理是：當(dāng)主持人按下inputEn按鍵，啟動(dòng)初始化模塊，搶答標(biāo)志位EnFlat發(fā)生改變，開(kāi)始進(jìn)入搶答時(shí)間。初始化模塊及搶答模塊的部分源代碼：//初始化模塊always (posedge clk)//捕捉時(shí)鐘begin //初始化各按鍵并開(kāi)始搶答 begin if(inputEn==139。b1。b11111111。b11111111。b11111111。b0。b1。b1) begin //如果按鍵1按下 if(inputL1==139。b0。 //靜態(tài)數(shù)碼管顯示序號(hào)39。 ，及顯示選手對(duì)應(yīng)的組號(hào) Led2=839。 //指示蜂鳴器發(fā)聲 BuClk=139。 end 加減分?jǐn)?shù)模塊加減分?jǐn)?shù)模塊主要是用來(lái)對(duì)選手的積分進(jìn)行更改，有主持人控制。加減分模塊主要有一個(gè)選手標(biāo)志位，此標(biāo)志位在搶答模塊進(jìn)行改變，四個(gè)分?jǐn)?shù)寄存器來(lái)存放分?jǐn)?shù)，最后把各個(gè)組的分?jǐn)?shù)放到一個(gè)總的寄存器中，主要是為了節(jié)省代碼。//當(dāng)主持人判定選手的回答正確時(shí)，按下add鍵進(jìn)行加分操作 else if(stu) score1=score11。//把第一組的分?jǐn)?shù)賦值給分?jǐn)?shù)寄存器 end其他各組與第一組類(lèi)似，依次類(lèi)推即可，詳細(xì)代碼，參見(jiàn)附錄。因?yàn)樗玫膶?shí)驗(yàn)箱的頻率為48MHz，因此需要現(xiàn)有一個(gè)1Hz的分頻，即一個(gè)計(jì)數(shù)模塊；計(jì)數(shù)結(jié)束之后進(jìn)入LED燈的左移模塊，此處主要使用一個(gè)左移運(yùn)算符來(lái)進(jìn)行倒計(jì)時(shí)，當(dāng)然也可以通過(guò)其他的算法來(lái)實(shí)現(xiàn)這個(gè)功能，但是應(yīng)該都沒(méi)有這一個(gè)運(yùn)算符來(lái)的簡(jiǎn)潔。部分源代碼如下：//倒計(jì)時(shí)模塊 begin if(EnFlat==139。d48000000)//計(jì)時(shí)實(shí)現(xiàn)1HZ分頻 t=t+3239。 else begin t=3239。 Led1=839。b1。b0)//倒計(jì)時(shí)結(jié)束還沒(méi)有按鍵按下，則搶答停止且蜂鳴器響 EnFlat=139。 BuClk=139。 end 蜂鳴器模塊蜂鳴器模塊的主要功能是提醒作用，可以增添?yè)尨鹌鞯氖褂眯?，蜂鳴器模塊主要有一下幾部分組成，一個(gè)蜂鳴器標(biāo)志位，蜂鳴器發(fā)聲標(biāo)志位，以及一個(gè)用于延時(shí)的計(jì)數(shù)模塊。因?yàn)闀r(shí)鐘信號(hào)的時(shí)間太短，根本聽(tīng)不到，需要加入一個(gè)延時(shí)模塊來(lái)，讓聲音變得可以聽(tīng)清。b1) begin //蜂鳴器發(fā)聲 Buzzer=139。 //延時(shí)變量加1 BuL = BuL + 839。 //當(dāng)?shù)竭_(dá)延時(shí)的時(shí)