【正文】 設(shè)計(jì)是 按照 自頂向下 的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路（ ASIC）實(shí)現(xiàn)，然后采用硬件描述語言（ VHDL）完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過綜合器和適配器生成最終的目標(biāo)器件。 現(xiàn)代的數(shù)字系統(tǒng)設(shè)計(jì)方法 ： 基于芯片 —— 采用 PLD，利用 EDA 開發(fā)工具，通過芯片設(shè)計(jì)來實(shí)現(xiàn)系統(tǒng)功能 ， 在系統(tǒng)硬件設(shè)計(jì)的 早期進(jìn)行仿真。其與傳統(tǒng)的設(shè)計(jì)方法的具體優(yōu)劣比較如下表： 表 31 傳統(tǒng)設(shè)計(jì)方法與 EDA 設(shè)計(jì)方法的比較 傳統(tǒng)設(shè)計(jì)方法 EDA 設(shè)計(jì)方法 自底向下 自頂向下 手動(dòng)設(shè)計(jì) 自動(dòng)設(shè)計(jì) 軟硬件分離 打破軟硬件屏障 原理圖設(shè)計(jì)方式 原理圖、 HDL 等設(shè)計(jì)方式 系統(tǒng)功能確定 系統(tǒng)功能易改 不易仿真 易仿真 難測(cè)試和修改 易測(cè)試和修改 模塊難移植和共享 模塊可移植共享 設(shè)計(jì)周期長(zhǎng) 設(shè)計(jì)周期短 由以上對(duì)比圖可知，數(shù)字搶答器的設(shè)計(jì)采用自頂向下的設(shè)計(jì) 方法較優(yōu)。 硬件描述語言 (VHDL)概述 硬件描述語言（ HDLHardware Description Language）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，早期的硬件描述語言，如 ABELHDL、 AHDL，是由不同的 EDA 廠商開發(fā)的，互相不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。 VHDL 用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，即可以利用軟件工具將 VHDL 源碼自動(dòng)地轉(zhuǎn)化為文本方式表達(dá)的基本邏輯元件連接圖，即網(wǎng)表文件。例如在智能搶答器的設(shè)計(jì)中，我們可以 用簡(jiǎn)單的幾個(gè)語句完成對(duì)整個(gè)系統(tǒng)的結(jié)構(gòu)組成以及功能的描述及設(shè)計(jì)，同時(shí)，設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，這種模塊化、逐步細(xì)化的方法有利于系統(tǒng)的分工合作。 除此之外，用 VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以 專心致力于其功能的實(shí)現(xiàn)，而不需要對(duì)不影響功能的與工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。 MaxplusⅡ 界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA軟件。 MaxplusⅡ 開發(fā)系統(tǒng)的特點(diǎn)： 開放的界面 MaxplusⅡ 支持與 Cadence， Exemplar logic， Mentor Graphics， Simplicity， View logic和其它公司所提供的 EDA 工具接口。 完全集成化 MaxplusⅡ 的設(shè)計(jì)輸入、處理與較驗(yàn)功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動(dòng)態(tài)調(diào)試、縮短開發(fā)周期。 模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和較驗(yàn)選項(xiàng)中進(jìn)行選擇從而使設(shè)計(jì)環(huán)境用戶化。 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 5 頁 共 39 頁 4 數(shù)字搶答器系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn) 搶答器系統(tǒng)設(shè)計(jì)要求 一般來說，設(shè)計(jì)一臺(tái)數(shù)字搶答器，必須能夠準(zhǔn)確判斷出第一位搶答者，并且通過數(shù)顯、蜂鳴這些途徑能讓人們很容易得知誰是搶答成功者，并設(shè)置一定的回答限制時(shí)間，讓搶答者在規(guī)定時(shí)間內(nèi)答題，主持人根據(jù)答題結(jié)果控制搶答器的清零復(fù)位，掌握比賽的進(jìn)程。在主持人將系統(tǒng)復(fù)位并發(fā)出搶答指令后，若參賽選手按下?lián)尨鸢粹o，則該組別的信號(hào)立即被鎖存，并在組別顯示器上顯示該組別，同時(shí)揚(yáng)聲器也給出音響提示，此時(shí)，電路具備自鎖功能，使其他搶答按鈕不起作用。 搶答過程：主持人按下系統(tǒng)復(fù)位鍵（ CLR），系統(tǒng)進(jìn)入搶答狀態(tài)，計(jì)時(shí)模塊輸出初始信號(hào)給數(shù)碼顯示模塊并顯示出初始值。主持人對(duì)搶答結(jié)果進(jìn)行確認(rèn)，隨后， 計(jì)時(shí)模塊送出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開始回答問題，計(jì)時(shí)顯示器則從初始值開始以計(jì)時(shí)。若參賽者在規(guī)定時(shí)間內(nèi)回答完問題，主持人可給出倒計(jì)時(shí)計(jì)數(shù)停止信號(hào)，以免揚(yáng)聲器鳴叫。 此搶答器的設(shè)計(jì)中采用自頂向下的設(shè)計(jì)思路，運(yùn)用 VHDL 硬件描述語言對(duì)各個(gè)模塊進(jìn)行層次化、系統(tǒng)化的描述，并且先設(shè)計(jì)一個(gè)頂層文件，再把各個(gè)模塊連接起來系統(tǒng)的總體框圖如下： 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 6 頁 共 39 頁 圖 421 系統(tǒng)的總體框圖 子模塊的設(shè)計(jì)思想和實(shí)現(xiàn) 根據(jù)對(duì)搶答器的功能要求，把要設(shè)計(jì)的系統(tǒng)劃分為六個(gè)功能模塊：搶答信號(hào)鑒別模塊、鎖存模塊、編碼模塊、計(jì)時(shí)模塊、譯碼顯示模塊和揚(yáng)聲器控制電路，具體的說，顯示模塊又包含最先搶答的組別顯示電路、計(jì)時(shí)值顯示電路。同時(shí)組別顯示端為下一模塊輸入 信號(hào)，以方便主持人為該組搶答成功者進(jìn)行下一步的操作。 輸出信號(hào)： 各組的搶答按鈕顯示端 q1,q2,q3,q4,q5,q6,q7,q8。 當(dāng) CLR=1 時(shí)系統(tǒng)復(fù)位，搶答被屏蔽；當(dāng)CLR=0 時(shí)，即低電平有效，且 OE 為低電平時(shí)，使其進(jìn)入搶答鑒別狀態(tài)，到 CLK 的上升沿到來時(shí)，以 S1 組搶答成功為例，當(dāng)輸入信號(hào)為 S1=1， S2=0， S3=0， S4=0， S5=0， S6=0，S7=0， S8=0，即為鑒別出 S1 組搶答成功，同時(shí)屏蔽其他組的輸入信號(hào)，以免發(fā)生錯(cuò)誤。部分源程序如下所示： IF (CLR =39。) THEN Q1=39。 Q2=39。 Q3=39。 Q4=39。 Q5=39。 Q6=39。 Q7=39。 Q8=39。 \\……… 當(dāng)清零端有效時(shí)，所有的輸出賦值為 0 ELSIF (OE=39。) THEN Q1=S1。 Q3=S3。 Q5=S5。 Q7=S7。 \\……… 當(dāng)清零無效，且 OE 為 0 時(shí)，將輸入賦給輸出 原理框圖如下： 圖 432 搶答鑒別模塊原理圖 該模塊在 Maxplus II軟件中的仿真結(jié)果圖如下圖： 圖 433 鑒別模塊仿真圖 輸出全為零 選手搶答 輸出搶答組別 輸入等于輸出 搶答成功 CLR=1 CLR=0 OE=0 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 8 頁 共 39 頁 鎖存反饋模 塊的設(shè)計(jì)與實(shí)現(xiàn) 當(dāng)搶答鑒別模塊成功將各個(gè)搶答組的搶答信號(hào)輸出后后，必須由鎖存電路來將搶答信號(hào)中最先搶答的組別鎖定，禁止其他組的信號(hào)顯示出來，這個(gè)模塊是整個(gè)電路中最重要的地方，這個(gè)模塊直接影響主持人對(duì)比賽公平進(jìn)行的判斷。 輸出信號(hào)： Q 是鎖存反饋信號(hào)。最后將 Q 值反饋給 QDJB 模塊，對(duì)本次的搶答進(jìn)行鎖存，并將鎖存結(jié)果輸出給下一級(jí)電路。139。139。139。139。139。139。139。139。139。039。 該模塊在 Maxplus II 軟件中的仿真結(jié)果圖如下圖： 圖 435 鎖存反饋模塊的仿真圖 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 9 頁 共 39 頁 編碼模塊的設(shè)計(jì)與實(shí)現(xiàn) 當(dāng)被所存的信號(hào)被送到編碼模塊后，該模塊會(huì)將送到的各個(gè)組的信息進(jìn)行編碼。編碼模塊的元件圖如下圖所示 ： 圖 436 編碼模塊元件圖 引腳作用： 輸入信號(hào)：鎖存后的信號(hào)輸入端為 Q Q Q Q Q Q Q Q8，模塊清零端為 CLR. 輸出信號(hào)：編碼后的輸出端為 M[3..0]，聲音響起的使能端為 EN。部分源程序如下所示： TEMP: =Q1amp。Q3amp。Q5amp。Q7amp。 CASE TEMP I WHEN10000000=M=0001。 WHEN01000000=M=0010。 WHEN00100000=M=0011。 WHEN00010000=M=0100。 WHEN00001000=M=0101。 WHEN00000100=M=0110。 WHEN00000010=M=0111。 WHEN00000001=M=1000。 WHEN OTHERS=M=1111。 END CASE。 \\……… 在同一時(shí)刻，將八個(gè)輸入信號(hào)與 CLR 信號(hào)進(jìn)行或的關(guān)系，然后將值賦予 EN 該模塊在 Maxplus II 軟件中的仿真結(jié)果圖如下圖： 圖 437 編碼模塊仿真圖 聲音報(bào)警模塊的設(shè)計(jì)與實(shí)現(xiàn) 當(dāng)某組的選手搶答成功之后，為了讓主持人第一時(shí)間反應(yīng)到搶答的成功，系統(tǒng)需要設(shè)置一個(gè)聲響報(bào)警裝置，來提示主持人對(duì)其他選手的搶答信號(hào)進(jìn)行屏蔽。聲音報(bào)警模塊的元件圖如下圖所示： 圖 438 發(fā)聲模塊的元件圖 引腳作用： 輸入信號(hào)：時(shí)鐘信號(hào) CLK，復(fù)位端 CLR，聲音響起的使能端 EN 。 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 11 頁 共 39 頁 工作原理 :當(dāng)時(shí)鐘脈沖的上升沿到來，并且高電平有效時(shí)， EN 端為高電平， CLR 端的信號(hào)是低電平時(shí)， SOUND 端輸出高電平，即聲音響起；當(dāng) CLR 為高電平時(shí)屏蔽一切 EN 端的信號(hào)， SOUND 端輸出低電平，聲音不響起。EVENT AND CLK=39。) THEN IF (CLR=39。 AND EN=39。) THEN \\………… 當(dāng)清零有效且使能端 EN 為高電平時(shí) SOUND=39。 \\…………… 聲音響起 ELSE SOUND=39。 \\…………… 聲音不響起 END IF。 該模塊在 Maxplus II 軟件中的仿真結(jié)果圖如下圖 ： 圖 4310 聲音報(bào)警模塊仿真圖 答題倒計(jì)時(shí)模塊的設(shè)計(jì)與實(shí)現(xiàn) 當(dāng)某組搶答成功后，需要由搶答成功的組的組員來回答問題，而這期間必須有時(shí)間限制，讓比賽盡快地順利的進(jìn)行，而回答問題的開始和結(jié)束都必須由主持人來掌握，該模塊的元件圖如下圖所示 ： 使能端信號(hào) SOUND=0 聲音不響起 SOUND=1 聲音響起 CLR=1 CLR=0 EN=1 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 12 頁 共 39 頁 圖 4311 倒計(jì)時(shí)器模塊元件圖 引腳作用： 輸入信號(hào)：時(shí)鐘信號(hào) CLK，復(fù)位端 CLR，倒計(jì)時(shí)使能端 EN 。 工作原理：如果一組搶答成功，主持人給出判斷并給出使能信號(hào)使倒計(jì)時(shí)開始計(jì) 時(shí)如果計(jì)時(shí)到 30 秒的時(shí)候聲音就會(huì)響起給主持人提供信息說明搶答隊(duì)員已經(jīng)超過了規(guī)定的時(shí)間，主持人會(huì)根據(jù)自己的主觀意愿宣部此次搶答有效或無效。倒計(jì)時(shí)的設(shè)計(jì)思想 :倒計(jì)時(shí)需要用兩個(gè)數(shù)碼管顯示，其中一個(gè)數(shù)碼管顯示十位（ H）另一個(gè)顯示個(gè)位（ L），它們都用二進(jìn)制表示，當(dāng)參賽者搶答成功時(shí)，主持人給出是否有效，如果有效就把使能信號(hào) EN 賦低電平，倒計(jì)時(shí)開始工作，當(dāng)時(shí)鐘脈沖（ CLK）有效的時(shí)候倒計(jì)時(shí)就開始計(jì)時(shí)，當(dāng)個(gè)位變成零的時(shí)候程序就會(huì)使十位減 1并且個(gè)位變成 9，如果 個(gè)位沒有變成零的時(shí)候個(gè)位在時(shí)鐘脈沖上升沿的時(shí)候自動(dòng)減 1，十位保持不變。 原理框圖如下圖： 圖 4312 倒計(jì)時(shí)模塊原理框圖 選手搶答 CLR=1 OE=0 開始倒計(jì)時(shí) 倒計(jì)時(shí)到 00 聲音響起 OE 賦給 1 倒計(jì)時(shí)置數(shù) 30 關(guān)閉聲音 CLR=0 倒計(jì)時(shí)不啟動(dòng) 陜西理工學(xué)院畢業(yè)設(shè)計(jì) 第 13 頁 共 39 頁