【正文】 的基本特點(diǎn)主要有： 1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA是由存放在片內(nèi)RAM中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無(wú)須專(zhuān)用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。 FPGA的開(kāi)發(fā)流程FPGA開(kāi)發(fā)流程可以分為如下幾步：①設(shè)計(jì)輸入，設(shè)計(jì)輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語(yǔ)言，比如說(shuō)是Verilog、VHDL的源程序（此次設(shè)計(jì)主要是使用Verilog）。它是利用這些輸入去描述一個(gè)電路的功能。②功能仿真，功能仿真就是利用相關(guān)仿真工具對(duì)相關(guān)電路進(jìn)行功能仿真，也就是對(duì)你的輸入設(shè)計(jì)的邏輯功能進(jìn)行相關(guān)的模擬測(cè)試。從功能上來(lái)了解電路是否能夠達(dá)到預(yù)期要求。這里的功能仿真純粹是模擬性質(zhì)的，不會(huì)設(shè)計(jì)的任何具體器件的硬件特性。③綜合，綜合就是行為或者功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成低層次門(mén)級(jí)電路的網(wǎng)表。④布局布線，就是將綜合后的網(wǎng)表文件針對(duì)某一個(gè)具體的目標(biāo)器件進(jìn)行邏輯映射。此時(shí)應(yīng)該使用FPGA廠商提供的實(shí)現(xiàn)與布局布線工具，根據(jù)所選芯片的型號(hào)，進(jìn)行芯片內(nèi)部功能單元的實(shí)際連接與映射。⑤時(shí)序驗(yàn)證，就是要使得時(shí)序仿真過(guò)程中，建立與保持時(shí)間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。使仿真既包含門(mén)延時(shí)，又包含線延時(shí)信息。能較好地反映芯片的實(shí)際工作情況。⑥生成SOF等文件，此文件可以通過(guò)調(diào)試器把它下載到系統(tǒng)中間去。而FPGA設(shè)計(jì)流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。而驗(yàn)證的話就需要用戶花費(fèi)大量的時(shí)間去完成。 FPGA的配置FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低FPGA與PCB并行設(shè)計(jì)的復(fù)雜性等問(wèn)題，一直是采用FPGA的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問(wèn)題。如今，隨著FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于FPGA前所未有的性能和能力水平而帶來(lái)的新的設(shè)計(jì)挑戰(zhàn)。例如，領(lǐng)先FPGA廠商Xilinx最近推出的Virtex5系列采用65nm工藝，可提供高達(dá)33萬(wàn)個(gè)邏輯單元、1,200個(gè)I/O和大量硬IP塊。超大容量和密度使復(fù)雜的布線變得更加不可預(yù)測(cè)，由此帶來(lái)更嚴(yán)重的時(shí)序收斂問(wèn)題。此外，針對(duì)不同應(yīng)用而集成的更多數(shù)量的邏輯功能、DSP、嵌入式處理和接口模塊，也讓時(shí)鐘管理和電壓分配問(wèn)題變得更加困難。幸運(yùn)地是，F(xiàn)PGA廠商、EDA工具供應(yīng)商正在通力合作解決65nm FPGA獨(dú)特的設(shè)計(jì)挑戰(zhàn)。不久以前，Synplicity與Xilinx宣布成立超大容量時(shí)序收斂聯(lián)合工作小組，旨在最大程度地幫助系統(tǒng)設(shè)計(jì)工程師以更快、更高效的方式應(yīng)用65nm FPGA器件。設(shè)計(jì)軟件供應(yīng)商Magma推出的綜合工具Blast FPGA能幫助建立優(yōu)化的布局，加快時(shí)序的收斂。最近FPGA的配置方式已經(jīng)多元化！ FPGA主要生產(chǎn)廠商：Altera 　　Xilinx 　　Actel　　Lattice 　　其中Altera和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。 軟件介紹 Verilog HDL的介紹Verilog HDL是在1983年有GDA（GateWay Design Automation）公司首創(chuàng)的一種硬件描述語(yǔ)言，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語(yǔ)言可以讓設(shè)計(jì)者進(jìn)行各種級(jí)別的邏輯設(shè)計(jì)，進(jìn)行數(shù)字邏輯系統(tǒng)的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。它是目前應(yīng)用最廣泛的一種硬件語(yǔ)言。Verilog HDL作為一種硬件描述語(yǔ)言，用于從算法級(jí)、門(mén)級(jí)到開(kāi)關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門(mén)和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。所有這些都使用同一種建模語(yǔ)言。此外，Verilog HDL語(yǔ)言提供了編程語(yǔ)言接口，通過(guò)該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問(wèn)設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。 Quartus II軟件 此次畢設(shè)所使用的軟件是Quartus ，使用語(yǔ)言為verilog HDL。Quartus II是Altera提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境，Altera是世界最大可編程邏輯器件供應(yīng)商之一。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在Quartus II上可以完成設(shè)計(jì)輸入、HDL綜合、布線布局（適配）、仿真和下載和硬件測(cè)試等流程，它提供了一種與結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。Altera的Quartus II 提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合性環(huán)境和SOPC開(kāi)發(fā)的基本設(shè)計(jì)工具，并為Altera　DSP開(kāi)發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。Quartus II設(shè)計(jì)工具完全支持VHDL、Verylog的設(shè)計(jì)流程，其內(nèi)部嵌有VHDL、Verilog邏輯綜合器。Quartus II也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。同樣，Quartus II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開(kāi)發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。Quartus II包括模塊化的編譯器。編譯器包括的功能模塊有分析/綜合器（Analysis amp。 Synthesis）、適配器（Filter）、裝配器（Assembler）、時(shí)序分析器（Timing Analyzer）、設(shè)計(jì)輔助模塊（Design Assistant）、EDA網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等?？梢酝ㄟ^(guò)選擇Start Complication來(lái)運(yùn)行所有的編譯器模塊，也可以通過(guò)選擇Start單獨(dú)運(yùn)行各個(gè)模塊。還可以通過(guò)選擇Complier Tool（Tools 菜單），在Complier Tool 窗口中運(yùn)行該模塊來(lái)啟動(dòng)編輯器模塊。在Complier Tool 窗口中，可以打開(kāi)該模塊的設(shè)置文件或報(bào)告文件，或打開(kāi)其他相關(guān)窗口。圖七中所示的上排是Quartus II編譯設(shè)計(jì)主控界面，它顯示了Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。在圖七下排的流程框圖，是與上面的Quartus II設(shè)計(jì)流程相對(duì)照的標(biāo)準(zhǔn)的EDA開(kāi)發(fā)流程。：Quartus II設(shè)計(jì)流程第三章 數(shù)字搶答器系統(tǒng)設(shè)計(jì)方案和主要模塊 功能描述及設(shè)計(jì)架構(gòu)本次畢業(yè)設(shè)計(jì)設(shè)計(jì)了一個(gè)基于FPGA芯片的數(shù)字搶答器：本搶答器有九個(gè)輸入端，其中四個(gè)輸入端為四組選手的搶答按鍵，四個(gè)個(gè)分別為主持人加分按鍵、減分按鍵、積分重置按鍵和開(kāi)始搶答按鍵和一個(gè)時(shí)鐘信號(hào)輸入端。有兩個(gè)BCD數(shù)碼管進(jìn)行顯示，其中一個(gè)顯示搶答者組號(hào)，另外一個(gè)用來(lái)顯示積分，用八個(gè)LED燈來(lái)進(jìn)行搶答時(shí)間倒計(jì)時(shí)。并有蜂鳴器來(lái)提示是否已經(jīng)有人搶答到題目，搶到題目時(shí)組號(hào)數(shù)碼管顯示該組的組號(hào)。開(kāi)始搶答時(shí)，有主持人宣布搶答開(kāi)始，并按下開(kāi)始搶答按鍵，各組開(kāi)始搶答，其中任意一組搶到題目，則電路進(jìn)行自鎖，其它各組再按按鍵即為無(wú)效，搶到題目后蜂鳴器響，作答結(jié)束后依據(jù)回答答案是否正確有主持人選擇進(jìn)入加減分模塊，每組初始分?jǐn)?shù)為五分，答對(duì)一道加一分，錯(cuò)一道減一分，不搶答則分?jǐn)?shù)不加不扣。LED倒計(jì)時(shí)模塊蜂鳴器模塊時(shí)鐘信號(hào)、重置信號(hào)搶答開(kāi)始信號(hào)、各組搶答信號(hào)搶 答 器分?jǐn)?shù)顯示模塊組號(hào)顯示模塊搶答模塊 搶答器功能示意圖搶答器的