【正文】 設(shè)計輸入工具等等。 FPGA有多種配置模式 :并行主模式為一片 FPGA加一片 EPROM的方式 。FPGA的編程無須專用的 FPGA編程器，只須用通用的 EPROM. PROM編程器即可。 FPGA是由存放在片內(nèi) RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM進行編程。根據(jù) FPGA內(nèi)部連線的結(jié)構(gòu)不同，可分為分段互連型 FPGA和連續(xù)互連型 FPGA兩類。 FPGA的發(fā)展非常迅速，形成了各種不同的結(jié)構(gòu)。配置數(shù)據(jù)可以存儲在片外的 EPROM或計算機上，設(shè)計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即現(xiàn)場可編程。 FPGA內(nèi)部由許多獨立的可編程邏輯模塊 (Configurable Logic Block, CLB)組成，邏輯塊之間可以靈活地相互連接。 （ 4） 器件編程。 （ 3） 設(shè)計校驗。 MAX+plus II 支持多種設(shè)計輸入方式，如原理圖輸入、文本輸入、波形輸入以及它們的混合輸入，此外還支持標(biāo)準(zhǔn)的 EDA 格式文件輸入等。 MAX+plus II 支持各種 HDL設(shè)計輸入形式，包括 VHDL、 Verilog HDL 和Altera公司的硬件描述語言 AHDL。 （ 3） 兼容性強。 MAX+plus II 編譯器（ Compiler） 是系統(tǒng)的核心 ，它支持 Altera 的所有 PLD 系列，為設(shè)計者提供了一個真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計環(huán)境。 8 第 2 章 MAX+PLUS II 軟件介紹 MAX+plus II 簡介 MAX+PLUS 是美國 Altera 公司的一種 EDA 軟件，用于開發(fā) CPLD 和 FPGA，進行數(shù)字系統(tǒng)的設(shè)計。直接測頻法適用于高頻信號的頻率測量，間接測頻法適用于低頻信號的頻率測量。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強和現(xiàn)場可編程等優(yōu)點。提高整體的性能和可靠性。從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用 VHDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實現(xiàn)可編程的專用集成電路的設(shè)計。數(shù)字集成電路廣泛用于計算機、控制與測量系統(tǒng)，以及其它電子設(shè)備中。如配 以適當(dāng)?shù)膫鞲衅鳎梢詫Χ喾N物理量進行測試，比如機械振動的頻率，轉(zhuǎn)速，聲音的頻率以及產(chǎn)品的計件等等。閘門時間越長，得到的頻率值就越準(zhǔn)確，但閘門時間越長則沒測一次頻率的間隔就越長。使電路系統(tǒng)體積大大減小 ,可靠性得到提高。設(shè)計者的工作僅限于利用軟件方式 ,即利用硬件描述語言 (如 VHDL)來完成對系統(tǒng)硬件功能的描述 ,在 EDA 工具的幫助下就 可以得到最后的設(shè)計結(jié)果 ,這使得對整個硬件系統(tǒng)的設(shè)計和修改過程如同完成軟件設(shè)計一樣方便、高效。 采用 FPGA/ CPLD 可編程器件 ,可利用計算機軟件的方式對目標(biāo)器件進行設(shè)計 ,而以硬件的形式實現(xiàn)。 EDA。改變了以往數(shù)字電路 小規(guī)模多器件組合的設(shè)計方法 ,整個頻率計設(shè)計在一塊 FPGA/ CPLD 芯片上 ,與用其他方法做成的頻率計相比 ,體積更小 ,性能更可靠。特點是 :無論底層還是頂層文件均用VHDL 語言編寫 ,避免了用電路圖形式設(shè)計時所引起的毛刺現(xiàn)象 。大規(guī)模可編程邏輯器 2 Abstract With the development of the microelectronic technology, much improvement has been achieved in the PLD techniques. Digital cymometer is one of the important contents of digital signal process. This paper has studied how to design and realize digital cymometer with FPGA ， discusses digital cymometer design principles and procedures by using VHDL hardware descriptive programming ,EDA tools and on the basis of grand scale programmable logic device FPGA/ CPLD. The main point of this article is that bothbottom’ s and top’ s documents are written by VHDL programming , which avoids“ rough phenomenon” , a phenomenon caused by using electric circuit picture style design. This software procedure is different from traditional digital circuit design at small scale and posed of many devices. Instead , the whole cymometer is designed on a FPGA/ CPLD and is posed of a decimal system cymometer. Compared with other cymometer , it is small in volume and has reliable functions. Key words: digital cymometer 。使得硬件的設(shè)計可以如軟件設(shè)計一樣方便快捷 ,從而改變了傳統(tǒng)數(shù)字系統(tǒng)及用單片機構(gòu)成的數(shù)字系統(tǒng)的設(shè)計方法、設(shè)計過程及設(shè)計觀念 ,使電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。 EDA 的仿真測試技術(shù)只需要通過計算機就能對所設(shè)計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準(zhǔn)確的測試與仿真操作 ,大大提高了大規(guī)模系統(tǒng)電子設(shè)計的自動化程度。這樣 ,一塊芯片就 是一個數(shù)字電路系統(tǒng)。閘門時間也可以大于或小于一秒。數(shù)字頻率計是用數(shù)字顯示被測信號頻率的儀器，被測信號可以是正弦波，方波或其它周期性變化的信號。 集成電路的類型很多，從大的方面可以分為模擬電路和數(shù)字集成電路 2 大類。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（ Top to Down）和基于庫（ LibraryBased）的設(shè)計的特點，因此設(shè)計者可以不必了解 6 硬件結(jié)構(gòu)。將使整個系統(tǒng)大大簡化。在不更改硬件電路的基礎(chǔ) 上，對系統(tǒng)進行各種改進還可以進一步提高系統(tǒng)的性能。電子計數(shù)器測頻有兩種方式：一是直接測頻法，即在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)；二是間接測頻法，如周期測頻 法。改變了以往數(shù)字電路小規(guī)模多器件組合的設(shè)計方法 ,整個頻率計設(shè)計在一塊 FPGA/ CPLD 芯片上 ,與用其他方法做成的頻率 計相比 ,體積更小 ,性能更可靠。 AX+plus II 的主要特點 （ 1） 與結(jié)構(gòu)無關(guān)。 MAX+plus II 的設(shè)計輸入、編譯處理、功能校驗全部集成在統(tǒng)一的開發(fā)環(huán)境下，可以加快動態(tài)調(diào)試，縮短開發(fā)周期。 （ 4） 硬件描述語句。 （ 1） 設(shè)計輸入。在設(shè)計處理過程中， MAX+plus II 的Comliler(編譯器 )將對設(shè)計輸入文件進行邏輯化簡、綜合、優(yōu)化和適配，最后生成 編程用的編程文件。這個過程對于檢驗組合邏輯電路的競爭冒險現(xiàn)象以及檢查時序邏輯電路的時序、延時等指標(biāo)非常重要。 11 第 3 章 數(shù)字頻率計的 FPGA 設(shè)計 FPGA 的結(jié)構(gòu)與編程原理 Xilinx FPGA 的結(jié)構(gòu)與編程原理 現(xiàn)場可編程門陣列 (FPGA)器件是 Xilinx公司 1985年首家推出的，它是一種新型的高密度 PLD（ Programmable Logic Device,可編程邏輯器件）。 CLB的功能很強，不僅能夠?qū)崿F(xiàn) 12 邏輯函數(shù)，還可以配置成 RAM等復(fù)雜的形式，配置數(shù)據(jù)存放在片內(nèi)的 SRAM或熔絲圖上，基于 SRAM的 FPGA器件工作前需要從芯片外部加載配置數(shù)據(jù)。 (3)可編程互連資源 可編程互連資源包括各種長度的金屬連線線段和一些可編程開關(guān)，它們將各個 CLB之間和 CLB與 IOB之間互相連接起來，構(gòu)成各種復(fù)雜功能的系統(tǒng)。從邏輯功能塊的結(jié)構(gòu)上分類，可分為查表結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)和多級與非門結(jié)構(gòu)。 Xilinx公司提供的 產(chǎn)品有 XC4000 XC5200, XC9500,XC9500XL, Spartan, Virtex系列。掉電后， FPGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。因此， FPGA的使用非常靈活。外設(shè)模式可以將 FPGA作為微處理器的外設(shè)，由微處理器對其編程。完整的 Xilinx FPGA設(shè)計流程包括電路設(shè)計與輸入、功能仿真、綜合、綜合后仿真、實現(xiàn)、布線后仿真和下板調(diào)試等主要步驟。 HDL設(shè)計輸入法中使用最為廣泛的語言是 VHDL、 Verilog HDL，它們共同特點是利于由頂向下設(shè)計，利于模塊的劃分和復(fù)用，可移植性好，通用性好。常用仿真工具有 :ModelTech公司的 Modelsim, Synopsys公司的 VCS, Canence公司的 NCVerilog和 NCVHDL等。由于 Xilinx對自己的 FPGA/CPLD內(nèi)部結(jié)構(gòu)最為了解，所以本文設(shè)計選用的是XST。對于 Xilinx FPGA，實現(xiàn)過程分為 :翻譯(Translate)，映射 (MAP)和布局布線 (Place and Route)三個步驟。 下板調(diào)試 (Download) 設(shè)計的最后步驟是將生成的配置文件寫入芯片中進行測試。 FPGA 設(shè)計原則 FPGA設(shè)計的一個重要指導(dǎo)原則：面積和速度的平衡與互換。關(guān)于面積和速度的兩個最基本的概念 :面積與速度的平衡和面積與速度的互換。相比之下，滿足時序、工作頻率的要求更重要一些，當(dāng)兩者沖突時，采用速度優(yōu)先的準(zhǔn)則。設(shè)計數(shù)器的計數(shù)值為 N,則可得到被測信號頻率為 f =N。 設(shè)在 Tx 期間計數(shù)值為 N,可以根據(jù) Tx =N Ts 來算得被測信號周期。設(shè)脈沖寬度為 Twx , 計數(shù)時鐘周期為 TS = 1 / fs , 計數(shù)結(jié)果為 N,則根據(jù) Twx = N / fs = N TS 就可 得出測量結(jié)果。 在 1 ms、 10 ms、 100 ms 量程檔完成周期測量。 方案二測頻原理圖如下 圖 ： 圖 該方案優(yōu)點是依賴 成熟的單片機技術(shù)、運算功 能較強、軟件編程靈活、自由度大、設(shè)計成本也較低，缺點是顯而易見的，在傳統(tǒng)的單片機設(shè)計系統(tǒng)中必須使用許多分立元件組成單片機的外圍電路，整個系統(tǒng)顯得十分復(fù)雜，并且單片機的頻率不能做得很高，使得測量精度大大降低。因為是 6 位十進制數(shù)字頻率計 ,所以計數(shù)器 CNT10需用 6 個 ,7 段顯示譯碼器 LED7 也需用 6 個。第二步 ,將這四種器件共十幾塊芯片按電路設(shè)計圖連接起來 ,形成頂層文件后進行整個系統(tǒng)的綜合 ,并將整個頻率計作 為一個器件進行時序仿真。如 CLK的輸入頻率為 1HZ ,則輸出信號端 TESTEN 輸出一個脈寬恰好為 1 秒的周期信號 ,可以作為閘門信號用。設(shè)置鎖存器的好處是 ,顯示的數(shù)據(jù)穩(wěn)定 ,不會由于周期性的清零信號而不斷閃爍。 20 用 VHDL語言編寫程序，進行編譯仿真，得出的仿真波形如 圖 。 圖 21 （ 3） 數(shù)字顯示譯碼電路設(shè)計，數(shù)字顯示譯碼選用 CPLD內(nèi)部元件庫中的 74248, 原碼輸出的數(shù)字顯示譯碼器 ,原理圖如圖 。 USE 。 END REG32B。 THEN DOUT=DIN。 圖 （ 5） 頂層文件的編寫 在以上四個器件正確設(shè)計的基礎(chǔ)上 ,再按設(shè)計原理圖的要求將這四種器件共十幾塊芯片連接起來 ,形成頂層文件。 23 頂層設(shè)計框圖 ： 圖 數(shù)字頻率計的硬件實現(xiàn) 硬件開發(fā)系統(tǒng)簡介 將設(shè)計項目下載至芯片 EPM7128SL84215,完成數(shù)字電路功能 ,還要進行項目處理 ,包括器件選擇、引腳鎖定、編程下載等工作。 對 64MHZ 晶振時鐘信號進行 16 分頻 , 然后進行四選一 , 最后把選出的時鐘信號送兩片 CC4060B 分頻 , 得到 1Hz～ 64MHz 的各檔時鐘信號 . 24 各部分的具體電路連接說明如下 : 1) 小鍵盤按鍵信號從 EPM 7128SL 84215 的第 3 3 3 37 腳輸入 , 由 EPM 71285L 84215 的鍵盤掃描碼的識別邏輯部分完成 鍵盤掃描碼的識別 , 識別結(jié)果由 1 12 腳輸出 。然后接入信號發(fā)生器，調(diào)出不同的頻率，看實驗箱上 7段數(shù)碼管是否和信號發(fā)生器上的顯示的頻率數(shù)值吻合。當(dāng)然測時間