基于vhdl的數(shù)字頻率計的的設計論文-全文預覽
【正文】 設計輸入、編譯處理、驗證（包括功能仿真、時序仿真、和定時分析）和器件編程，流程如圖2. 1所示：設計要求設計輸入編譯處理驗證器件編程器件測試系統(tǒng)產(chǎn)品設計修改 設計流程圖第三章 系統(tǒng)分析設計一個四位十進制的數(shù)字頻率計，要求具有以下功能：(1) 測量范圍：1Hz～10kHz。(3) 項目校驗MAX+PLUSⅡ提供的設計校驗過程包括仿真和定時分析，項目編譯后，為確保設計無誤，要再用專用軟件進行仿真。MAX+PLUSⅡ是一種層次設計工具，可根據(jù)實際情況靈活地使用最適合每一層次的設計方法。調(diào)用庫單元進行設計，可以大大減輕設計人員的工作量，縮短設計周期。(5) 支持硬件描述語言。(3) 模塊組合式工具軟件。MAX+PLUSⅡ軟件可以在基于PC機的操作系統(tǒng)如Windows9Windows9Windows2000、Windows NT下運行，也可以在Sun SPAC station等工作站上運行。 MAX+PLUSⅡ 軟件簡介MAX+PLUSⅡ（Multiple Array and Programming Logic User System）開發(fā)工具是Altera公司推出的一種EDA工具，具有靈活高效、使用便捷和易學易用等特點。 (3) VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。庫可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設計中共享。(2) 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。在設計過程中，設計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設計不可能從門級電路開始一步步地進行設計，而是一些模塊的累加。 (4) VHDL語言的設計描述與器件無關(guān) 采用VHDL語言描述硬件電路時，設計人員并不需要首先考慮選擇進行設計的器件。同時，VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。此外，VHDL 語言能夠同時支持同步電路、異步電路和隨機電路的設計實現(xiàn),這是其他硬件描述語言所不能比擬的。這種將設計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設計的基本點。采用記憶顯示的方法，即在測量過程中不刷新數(shù)據(jù)，等數(shù)據(jù)過程結(jié)束后才顯示測量結(jié)果，給出待測信號的頻率值，并保存到下一次測量結(jié)束，顯示時間不少于1秒。閘門時間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，對比測量其他信號的頻率。(2) 根據(jù)數(shù)字頻率計的基本原理，本文設計方案的基本思想是分為三個模塊來實現(xiàn)其功能，即時基產(chǎn)生與測頻時序控制電路模塊、待測信號脈沖計數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊，并且分別用VHDL對其進行編程，實現(xiàn)計數(shù)電路、鎖存電路、顯示電路等。仿真波形與分析結(jié)果表明，所設計的電路通過硬件仿真能夠滿足數(shù)字頻率計的功能要求，具有理論與實踐意義，實現(xiàn)了電子電路自動化的過程。基于VHDL的數(shù)字頻率計的設計目 錄第一章 概述 1 設計概述 1 1 設計原理 1 設計功能 2第二章 技術(shù)與開發(fā)工具 3 VHDL簡介 3 3 VHDL程序組成部分 4 VHDL系統(tǒng)優(yōu)勢 4 MAX+PLUSⅡ 5 軟件簡介 5 軟件組成 6 7第三章 系統(tǒng)分析 8 8 模塊的劃分 8 9第四章 各功能模塊基于VHDL的設計 10 時基產(chǎn)生與測頻時序控制電路模塊的VHDL源程序 10 待測信號脈沖計數(shù)電路模塊的VHDL源程序 11 十進制加法計數(shù)器的VHDL源程序 11 12 鎖存與譯碼顯示控制電路模塊的VHDL源程序 13 譯碼顯示電路的VHDL源程序 13 鎖存與譯碼顯示控制模塊的VHDL源程序 14 頂層電路的VHDL源程序 16第五章 數(shù)字頻率計波形仿真 18 時基產(chǎn)生與測頻時序控制電路模塊的仿真 18 待測信號脈沖計數(shù)電路模塊的仿真 18 十進制加法計數(shù)器的仿真 18 19 鎖存與譯碼顯示控制電路模塊的仿真 19 譯碼顯示電路的仿真 19 鎖存與譯碼顯示控制模塊的仿真 20 數(shù)字頻率計系統(tǒng)的仿真 20結(jié)論 22參考文獻 23摘要本文介紹了一種自頂向下分層設計多功能數(shù)字頻率計的設計方法。該數(shù)字頻率計的測量范圍為lHz～1MHz，響應時間小于等于15秒；其測試結(jié)果由4只七段數(shù)碼管穩(wěn)定顯示，測量誤差小于等于1％ 。本數(shù)字頻率計的設計思路是：(1) 根據(jù)頻率計的測頻原理，可以選擇合適的時基信號對輸入被測信號脈沖進行計數(shù)，實現(xiàn)測頻的目的。因此，頻率檢測是電子測量領(lǐng)域最基本的測量之一。閘門時間越長，得到的頻率值就越準確，但閘門時間越長，則每測一次頻率的間隔就越長。計數(shù)器鎖存器譯碼驅(qū)動電路數(shù)碼管顯示測頻控制信號發(fā)生器 原理框圖待測信號 設計功能 四位十進制數(shù)字頻率計用四組七段譯碼顯示的數(shù)字頻率計，其頻率測量范圍為1Hz～10kHz。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。同時，它還具有多層次的電路設計描述功能。 (2) VHDL語言具有強大的硬件描述能力 VHDL語言具有多層次的電路設計描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 (3) VHDL語言具有很強的移植能力 VHDL語言很強的移植能力主要體現(xiàn)在: 對于同一個硬件電路的 VHDL 語言描述，它可以從一個模擬器移植到另一個模擬器上、從一個綜合器移植到另一個綜合器上或者從一個工作平臺移植到另一個工作平臺上去執(zhí)行。 (5) VHDL語言程序易于共享和復用 VHDL語言采用基于庫(library)的設計方法。各組成部分的作用是：(1) 實體 用于描述所設計的系統(tǒng)的外部接口信號。(5) 庫 存放已經(jīng)編譯了的實體、構(gòu)造體、包集合和配置。(2) VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。 (5) VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。MAX+PLUSⅡ開發(fā)系統(tǒng)具有以下特點(1) 多平臺。目前MAX+PLUSⅡ所支持的主流第三
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