基于vhdl的數(shù)字頻率計(jì)的的設(shè)計(jì)論文-全文預(yù)覽
【正文】 設(shè)計(jì)輸入、編譯處理、驗(yàn)證（包括功能仿真、時(shí)序仿真、和定時(shí)分析）和器件編程，流程如圖2. 1所示：設(shè)計(jì)要求設(shè)計(jì)輸入編譯處理驗(yàn)證器件編程器件測(cè)試系統(tǒng)產(chǎn)品設(shè)計(jì)修改 設(shè)計(jì)流程圖第三章 系統(tǒng)分析設(shè)計(jì)一個(gè)四位十進(jìn)制的數(shù)字頻率計(jì)，要求具有以下功能：(1) 測(cè)量范圍：1Hz～10kHz。(3) 項(xiàng)目校驗(yàn)MAX+PLUSⅡ提供的設(shè)計(jì)校驗(yàn)過程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無誤，要再用專用軟件進(jìn)行仿真。MAX+PLUSⅡ是一種層次設(shè)計(jì)工具，可根據(jù)實(shí)際情況靈活地使用最適合每一層次的設(shè)計(jì)方法。調(diào)用庫(kù)單元進(jìn)行設(shè)計(jì)，可以大大減輕設(shè)計(jì)人員的工作量，縮短設(shè)計(jì)周期。(5) 支持硬件描述語(yǔ)言。(3) 模塊組合式工具軟件。MAX+PLUSⅡ軟件可以在基于PC機(jī)的操作系統(tǒng)如Windows9Windows9Windows2000、Windows NT下運(yùn)行，也可以在Sun SPAC station等工作站上運(yùn)行。 MAX+PLUSⅡ 軟件簡(jiǎn)介MAX+PLUSⅡ（Multiple Array and Programming Logic User System）開發(fā)工具是Altera公司推出的一種EDA工具，具有靈活高效、使用便捷和易學(xué)易用等特點(diǎn)。 (3) VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。庫(kù)可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計(jì)中共享。(2) 構(gòu)造體 用于描述系統(tǒng)內(nèi)部的結(jié)構(gòu)和行為。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。 (4) VHDL語(yǔ)言的設(shè)計(jì)描述與器件無關(guān) 采用VHDL語(yǔ)言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。同時(shí)，VHDL語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。此外，VHDL 語(yǔ)言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn),這是其他硬件描述語(yǔ)言所不能比擬的。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。采用記憶顯示的方法，即在測(cè)量過程中不刷新數(shù)據(jù)，等數(shù)據(jù)過程結(jié)束后才顯示測(cè)量結(jié)果，給出待測(cè)信號(hào)的頻率值，并保存到下一次測(cè)量結(jié)束，顯示時(shí)間不少于1秒。閘門時(shí)間越短，測(cè)得的頻率值刷新就越快，但測(cè)得的頻率精度就受影響。頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，對(duì)比測(cè)量其他信號(hào)的頻率。(2) 根據(jù)數(shù)字頻率計(jì)的基本原理，本文設(shè)計(jì)方案的基本思想是分為三個(gè)模塊來實(shí)現(xiàn)其功能，即時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊、待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊，并且分別用VHDL對(duì)其進(jìn)行編程，實(shí)現(xiàn)計(jì)數(shù)電路、鎖存電路、顯示電路等。仿真波形與分析結(jié)果表明，所設(shè)計(jì)的電路通過硬件仿真能夠滿足數(shù)字頻率計(jì)的功能要求，具有理論與實(shí)踐意義，實(shí)現(xiàn)了電子電路自動(dòng)化的過程。基于VHDL的數(shù)字頻率計(jì)的設(shè)計(jì)目 錄第一章 概述 1 設(shè)計(jì)概述 1 1 設(shè)計(jì)原理 1 設(shè)計(jì)功能 2第二章 技術(shù)與開發(fā)工具 3 VHDL簡(jiǎn)介 3 3 VHDL程序組成部分 4 VHDL系統(tǒng)優(yōu)勢(shì) 4 MAX+PLUSⅡ 5 軟件簡(jiǎn)介 5 軟件組成 6 7第三章 系統(tǒng)分析 8 8 模塊的劃分 8 9第四章 各功能模塊基于VHDL的設(shè)計(jì) 10 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的VHDL源程序 10 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的VHDL源程序 11 十進(jìn)制加法計(jì)數(shù)器的VHDL源程序 11 12 鎖存與譯碼顯示控制電路模塊的VHDL源程序 13 譯碼顯示電路的VHDL源程序 13 鎖存與譯碼顯示控制模塊的VHDL源程序 14 頂層電路的VHDL源程序 16第五章 數(shù)字頻率計(jì)波形仿真 18 時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊的仿真 18 待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊的仿真 18 十進(jìn)制加法計(jì)數(shù)器的仿真 18 19 鎖存與譯碼顯示控制電路模塊的仿真 19 譯碼顯示電路的仿真 19 鎖存與譯碼顯示控制模塊的仿真 20 數(shù)字頻率計(jì)系統(tǒng)的仿真 20結(jié)論 22參考文獻(xiàn) 23摘要本文介紹了一種自頂向下分層設(shè)計(jì)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方法。該數(shù)字頻率計(jì)的測(cè)量范圍為lHz～1MHz，響應(yīng)時(shí)間小于等于15秒；其測(cè)試結(jié)果由4只七段數(shù)碼管穩(wěn)定顯示，測(cè)量誤差小于等于1％ 。本數(shù)字頻率計(jì)的設(shè)計(jì)思路是：(1) 根據(jù)頻率計(jì)的測(cè)頻原理，可以選擇合適的時(shí)基信號(hào)對(duì)輸入被測(cè)信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)測(cè)頻的目的。因此，頻率檢測(cè)是電子測(cè)量領(lǐng)域最基本的測(cè)量之一。閘門時(shí)間越長(zhǎng)，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長(zhǎng)，則每測(cè)一次頻率的間隔就越長(zhǎng)。計(jì)數(shù)器鎖存器譯碼驅(qū)動(dòng)電路數(shù)碼管顯示測(cè)頻控制信號(hào)發(fā)生器 原理框圖待測(cè)信號(hào) 設(shè)計(jì)功能 四位十進(jìn)制數(shù)字頻率計(jì)用四組七段譯碼顯示的數(shù)字頻率計(jì)，其頻率測(cè)量范圍為1Hz～10kHz。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。 (2) VHDL語(yǔ)言具有強(qiáng)大的硬件描述能力 VHDL語(yǔ)言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 , 也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。 (3) VHDL語(yǔ)言具有很強(qiáng)的移植能力 VHDL語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在: 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 (5) VHDL語(yǔ)言程序易于共享和復(fù)用 VHDL語(yǔ)言采用基于庫(kù)(library)的設(shè)計(jì)方法。各組成部分的作用是：(1) 實(shí)體 用于描述所設(shè)計(jì)的系統(tǒng)的外部接口信號(hào)。(5) 庫(kù) 存放已經(jīng)編譯了的實(shí)體、構(gòu)造體、包集合和配置。(2) VHDL豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬。 (5) VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。MAX+PLUSⅡ開發(fā)系統(tǒng)具有以下特點(diǎn)(1) 多平臺(tái)。目前MAX+PLUSⅡ所支持的主流第三
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