【正文】 最終在調(diào)試的時(shí)候，就出現(xiàn)了問題。 待測信號(hào)脈沖計(jì)數(shù)電路模塊的仿真 十進(jìn)制加法計(jì)數(shù)器的仿真 十進(jìn)制加法計(jì)數(shù)器的仿真圖 ，它詳細(xì)的給出了計(jì)數(shù)輸出信號(hào)與計(jì)數(shù)允許信號(hào)和清零信號(hào)之間的關(guān)系，能清楚的理解當(dāng)CLR為0時(shí)，輸出為0；在EN為1選通有效后，則開始計(jì)數(shù)。END COMPONENT。 U0: BCD7 PORT MAP(QAL,LEDA)。 QA,QB,QC,QD: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 U1:CB10 PORT MAP(CLK,EN,CLR,QA)。USE 。 計(jì)數(shù)輸信號(hào)END CB10。)THEN 檢測時(shí)鐘上升沿 IF Q=1111THEN Q=0000。鎖存與譯碼顯示電路的功能是對四位BCD碼進(jìn)行鎖存，并轉(zhuǎn)換為對應(yīng)的4組七段碼，用于驅(qū)動(dòng)數(shù)碼管。MAX+PLUSⅡ提供的編譯軟件，只需簡單的操作，如參數(shù)選擇、指定功能等，就可進(jìn)行網(wǎng)表轉(zhuǎn)換、邏輯分割和布線布局。目前MAX+PLUSⅡ所支持的主流第三方EDA工具主要有Synopsys、Viewlogic、Mentor、Graphics、Cadence、OrCAD、Xilinx等公司提供的工具。(5) 庫 存放已經(jīng)編譯了的實(shí)體、構(gòu)造體、包集合和配置。 (2) VHDL語言具有強(qiáng)大的硬件描述能力 　　VHDL語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級電路 , 也可以描述門級電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。閘門時(shí)間越長，得到的頻率值就越準(zhǔn)確，但閘門時(shí)間越長，則每測一次頻率的間隔就越長?；赩HDL的數(shù)字頻率計(jì)的設(shè)計(jì)目 錄第一章 概述 1 設(shè)計(jì)概述 1 1 設(shè)計(jì)原理 1 設(shè)計(jì)功能 2第二章 技術(shù)與開發(fā)工具 3 VHDL簡介 3 3 VHDL程序組成部分 4 VHDL系統(tǒng)優(yōu)勢 4 MAX+PLUSⅡ 5 軟件簡介 5 軟件組成 6 7第三章 系統(tǒng)分析 8 8 模塊的劃分 8 9第四章 各功能模塊基于VHDL的設(shè)計(jì) 10 時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的VHDL源程序 10 待測信號(hào)脈沖計(jì)數(shù)電路模塊的VHDL源程序 11 十進(jìn)制加法計(jì)數(shù)器的VHDL源程序 11 12 鎖存與譯碼顯示控制電路模塊的VHDL源程序 13 譯碼顯示電路的VHDL源程序 13 鎖存與譯碼顯示控制模塊的VHDL源程序 14 頂層電路的VHDL源程序 16第五章 數(shù)字頻率計(jì)波形仿真 18 時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的仿真 18 待測信號(hào)脈沖計(jì)數(shù)電路模塊的仿真 18 十進(jìn)制加法計(jì)數(shù)器的仿真 18 19 鎖存與譯碼顯示控制電路模塊的仿真 19 譯碼顯示電路的仿真 19 鎖存與譯碼顯示控制模塊的仿真 20 數(shù)字頻率計(jì)系統(tǒng)的仿真 20結(jié)論 22參考文獻(xiàn) 23摘要本文介紹了一種自頂向下分層設(shè)計(jì)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方法。閘門時(shí)間越短，測得的頻率值刷新就越快，但測得的頻率精度就受影響。同時(shí)，VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。庫可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計(jì)中共享。(3) 模塊組合式工具軟件。(3) 項(xiàng)目校驗(yàn)MAX+PLUSⅡ提供的設(shè)計(jì)校驗(yàn)過程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無誤，要再用專用軟件進(jìn)行仿真。采用VHDL語言設(shè)計(jì)一個(gè)復(fù)雜的電路系統(tǒng)，運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì)。 計(jì)數(shù)大于15,清零 ELSE Q=Q+39。ARCHITECTURE ART OF CB10 IS 結(jié)構(gòu)體 BEGIN PROCESS(CLK,CLR,EN) BEGIN IF CLR=39。USE 。 元件引用例示 U2:CB10 PORT MAP(CLK2,EN,CLR,QB)。 LEDA,LEDB,LEDC,LEDD: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 元件引用例示 U1: BCD7 PORT MAP(QBL,LEDB)。COMPONENT COUNT 元件COUNT引用說明語句 PORT(CLK,EN,CLR: IN STD_LOGIC。 測信號(hào)脈沖計(jì)數(shù)器的仿真 ，以圖文的形式更直接的表現(xiàn)了信號(hào)脈沖的計(jì)數(shù)值，簡介明了。只知道出現(xiàn)了問題，就是不知道到問題的根源在哪里，好長時(shí)間都沒有找出問題的所在。但是密密麻麻的英文字母混在一起，我始終沒有發(fā)現(xiàn)。第五章 數(shù)字頻率計(jì)波形仿真 時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的仿真 時(shí)基產(chǎn)生與測頻時(shí)序控制模塊的仿真圖圖5. 2 時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊的仿真圖的詳細(xì) ，很鮮明的給出了時(shí)鐘信號(hào)與計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)的關(guān)系，而圖5. 2更加詳細(xì)的給出了計(jì)數(shù)允許信號(hào)、清零信號(hào)和鎖存信號(hào)與變量Q之間所存在的相對應(yīng)的關(guān)系。 EN,LOCK,CLR: OUT STD_LOGIC)。 END PROCESS。ENTITY LOCK IS PORT(LOCK: IN STD_LOGIC。 CLK4=NOT QC(3)。LIBRARY IEEE。 COUNT10: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0))。139。(3) 鎖存與譯碼顯示控制電路模塊鎖存與譯碼顯示控制電路用于實(shí)現(xiàn)記憶顯示，在測量過程中不刷新新的數(shù)據(jù)，直到測量過程結(jié)束后，鎖存顯示測量結(jié)果，并且保存到下一次測量結(jié)束。編譯器通過讀入設(shè)計(jì)文件并產(chǎn)生用于編程、仿真和定時(shí)分析的輸出文件來完成編譯工作。MAX+PLUSⅡ提供了與其他設(shè)計(jì)輸入、綜合和校驗(yàn)工具的接口，借口符