基于eda技術(shù)的數(shù)字頻率計設(shè)計畢業(yè)論文-全文預(yù)覽
【正文】 downto 0)。1）12進(jìn)制計數(shù)器的設(shè)計其程序如下：library ieee。圖41 頻率計主體電路頂層原理圖對上面的測頻總電路圖進(jìn)行仿真，其波形圖如圖42所示。b=x(1)。end if。139。elsif clk39。139。a,b:out std_logic)。其加法器程序如下：library ieee。end one。when1001= led7s=1101111。when0101= led7s=1101101。when0001= led7s=0000110。entity decl7s isport(a:in std_logic_vector(3 downto 0)。end one。when others=bus4=din1。when10=bus4=din3。p2:process(scan_clk,din1,din2,din3,din4)begincase scan_clk iswhen00=bus4=din1。 thenscan:=scan+1。scan_clk=00。beginp1:process(clk,scan_clk,reset)variable scan:std_logic_vector(17 downto 0)。shift:out std_logic_vector(1 downto 0)。din1:in std_logic_vector(3 downto 0)。use 。如果延時控制的不好則會出現(xiàn)閃動，或者亮度不夠，根據(jù)經(jīng)驗。編譯仿真后生成元件圖如圖319所示，以便頂層模塊的調(diào)用。end if。end reg_4。use 。圖316 分頻電路原理圖編譯成功后進(jìn)行仿真，起仿真波形如圖317所示：圖317 分頻電路的仿真波形圖如圖318所示，此電路圖實現(xiàn)了將被測信號進(jìn)行分頻功能，通過四選一數(shù)據(jù)選擇器的控制按不同的BA二進(jìn)制數(shù)值時輸出被測信號的1分頻、10分頻、100分頻、1000分頻，通過二四譯碼器按不同的BA二進(jìn)制數(shù)值時輸出四個檔次p0、ppp3,分別代表1hz、10hz、100hz、1000hz為單位，其功能正確無誤后生成可調(diào)用的元件圖如下：圖318 分頻電路的電路符號 譯碼模塊設(shè)計譯碼模塊是對計數(shù)出的數(shù)進(jìn)行譯碼顯示出來，該部分由寄存器、動態(tài)掃描電路和譯碼驅(qū)動電路組成。 end process。when10= y=c3。beginprocess(a,b)beginx=bamp。entity si_xuan_1 isport(a,b,c1,c2,c3,c4:in std_logic。圖313 控制信號發(fā)生器的電路符號 分頻模塊的設(shè)計當(dāng)被測頻率超出量程時，設(shè)計分頻模塊對被測頻率進(jìn)行分頻衰減，單位上升，從而擴(kuò)大測量頻率的范圍。圖310 門閘信號高電平為1S的電路符號3．2．2控制信號發(fā)生器模塊該模塊主要根據(jù)輸入高電平的1S閘門信號，產(chǎn)生計數(shù)允許信號EN，該信號的高電平的持續(xù)時間即計數(shù)允許時間，與輸入的門閘控制時鐘脈沖周期相同；產(chǎn)生清零信號RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號LOAD，在計數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。q=q1。139。end reg_2。編譯成功后生成元件如圖36所示：圖36 11進(jìn)制計數(shù)器（3）D觸發(fā)器的設(shè)計其程序如下：library ieee。end if。if cqi=10 then cout=39。)。139。elsif clk39。139。cout:out std_logic)。use 。cq=cqi。139。end if。 thenif cqi74 then cqi:=cqi+1。event and clk=39。 then cqi:=(others=39。end jishu75。use 。該頻率計電路的精度取決于閘門信號T。圖32 4位十進(jìn)制計數(shù)器的頂層原理圖完成4位十進(jìn)制計數(shù)器的原理圖編輯以后，即可進(jìn)行仿真測試和波形分析，其仿真輸出波形如圖所示，當(dāng)RST=0、EN=1是其計數(shù)值在0到9999之間循環(huán)變化，COUT為計數(shù)進(jìn)位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。end behav。039。end if。039。 thenif en=39。)。beginif rst=39。cq:out std_logic_vector(3 downto 0)。(1)十進(jìn)制計數(shù)器元件的設(shè)計十進(jìn)制計數(shù)器的程序如下：library ieee。 頻率計測量頻率的設(shè)計原理（1）頻率計測量頻率的原理頻率計測量頻率需要設(shè)計整形電路使被測周期性信號整形成脈沖，然后設(shè)計計數(shù)器對整形后的脈沖在單位時間內(nèi)重復(fù)變化的次數(shù)進(jìn)行計數(shù)，計數(shù)器計出的數(shù)字經(jīng)鎖存器鎖存后送往譯碼驅(qū)動顯示電路用數(shù)碼管將數(shù)字顯示出來，需要設(shè)計控制電路產(chǎn)生允許計數(shù)的門閘信號、計數(shù)器的清零信號和鎖存器的鎖存信號使電路正常工作，再設(shè)計一個量程自動轉(zhuǎn)換電路使測量范圍更廣。結(jié)合模擬手段，可以從一’開始就掌握所實現(xiàn)系統(tǒng)的性能狀況，結(jié)合應(yīng)用領(lǐng)域的具體要求，在此時就調(diào)整設(shè)計方案，進(jìn)行性能優(yōu)化或折衷取舍。技術(shù)性能指標(biāo)：1）能夠測量正弦波、三角波、鋸齒波、矩形波等周期性信號的頻率；2）能直接用十進(jìn)制數(shù)字顯示測得的頻率；3）頻率測量范圍：1HZ~10KHZ切量程能自動切換；4）~5V，要求一起自動適應(yīng)；5）測量時間：T〈=；6）用CPLD/FPGA可編程邏輯器件實現(xiàn)。關(guān)鍵詞：FPGA芯片、VHDL語言、數(shù)字頻率計、數(shù)字頻率計原理圖、Max+plusII軟件、EDA技術(shù)緒 論所謂頻率，就是周期性信號在單位時間（1s）里變化的次數(shù)。數(shù)字頻率計是計算機(jī)、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域不可缺少的測量儀器。經(jīng)過改裝，可以測量脈沖寬度，做成數(shù)字式脈寬測量儀；可以測量電容做成數(shù)字式電容測量儀；在電路中增加傳感器，還可以做成數(shù)字脈搏儀、計價器等。它不僅可以測量正弦波、方波、三角波、尖脈沖信號和其他具有周期特性的信號的頻率，而且還可以測量它們的周期。具有體積小、可靠性高、功耗低的特點(diǎn)。該數(shù)字頻率計具有高速、精確、可靠、抗干擾性強(qiáng)和現(xiàn)場可編程等優(yōu)點(diǎn)。 本頻率計設(shè)計還可以測量周期性信號，其基本原理與測量頻率的基本原理基本一樣，首先讓被測信號與標(biāo)準(zhǔn)信號一起通過一個閘門，然后用計數(shù)器計數(shù)信號脈沖的個數(shù)，把被測信號一個周期內(nèi)標(biāo)準(zhǔn)基準(zhǔn)信號的脈沖計數(shù)的結(jié)果，用鎖存器鎖存起來
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