基于eda的四位數(shù)碼顯示頻率計-全文預覽
【正文】 overflow=39。) then if reset=39。 then null。 小數(shù)點輸出end fretest。 復位信號 overflow:out std_logic。Entity fretest Isport(enable:in std_logic。end base。 q1=key。begin process(cp2) begin if cp239。Entity debounce is port(key,cp2:in std_logic。防抖模塊Library ieee。cp1=cp_1。039。 end if。039。 end if。event and cp_1=39。) then cp_1=not cp_1。 end process。 else cp=39。 else tout=tout+1。begin process(cp_32m) 80分頻，分到400Hz begin if(cp_32m39。signal cp_1:std_logic。 end dividefre4。Entity dividefre4 Isport(cp_32m:in std_logic。end content。u2:debounce port map(key=reset1,cp2=cp_2,imp=reset_1)。 show:out std_logic_vector(7 downto 0)。 low:in std_logic。 p0latch,p1latch,p2latch,p3latch:out integer range 0 to 9。 play0,play1,play2,play3:in integer range 0 to 9。ponent frelatch isport(reset:in std_logic。 overflow,low:out std_logic。 cp2:in std_logic。 cp2:out std_logic。signal decimal_1:std_logic_vector(3 downto 0)。signal overflow_1,low_1:std_logic。 輸入片選信號 show1:out std_logic_vector(7 downto 0))。 32KHz時鐘信號 enable1:in std_logic。參考文獻【1】EDA技術(shù)實用教程 科學出版社 潘松 黃繼業(yè)【2】數(shù)字電路EDA入門VHDL程序?qū)嵗? 北京郵電大學出版社 張亦華【3】VHDL應(yīng)用與開發(fā)實踐 科學出版社 甘歷【4】CPLD/FPGA應(yīng)用開發(fā)技術(shù)與工程實踐 人民郵電出版社 【5】FPGA系統(tǒng)設(shè)計與實踐 電子工業(yè)出版社 黃智偉附錄：程序代碼：頂層模塊Library ieee。這也是我在這次課設(shè)中最大的收益。鞏固和提升了自己的知識水平。增強了自己研究問題和創(chuàng)新意識的能力。在開始設(shè)計前一定要將課本上的知識吃透，因為這是做實驗的基礎(chǔ)，否則，設(shè)計的難度就很大，會浪費很多時間。 實驗結(jié)果將程序下載到實驗板中，在enable未打開（即為‘0’）時，可以看到數(shù)碼管并沒有數(shù)值顯示（即均為0）；在置enable1為‘1’時，可以看到顯示結(jié)果為“”（數(shù)值不固定，有變化）；此時置reset1為‘1’，可看到顯示結(jié)果清零；將input1接為2Hz，顯示為“0000”；將input1接為Y1（即為12MHz），顯示為“HHHH”。0111011039。0111011039。 ，即“1250”。 39。圖45 被測信號為1250KHz時的仿真波形注：被測信號為1250KHz時，其仿真結(jié)果顯示為39。1110110139。0000011039。 39。 39。0011111139。0101101139。即“0000”。 39。圖41由于此設(shè)計的頻率計量程為1KHz~~9999KHz，故需對各個范圍的值都進行仿真，其仿真波形如下:32KHz500Hz圖42 被測信號為500Hz時的仿真波形注：被測信號為500Hz時，仿真結(jié)果顯示為39。圖342 譯碼顯示模塊此模塊是對顯示部分的4位7段數(shù)碼管進行動態(tài)掃描與譯碼顯示，如此可直觀地反映被測信號的頻率。其仿真波形如圖322.按鍵按下為高輸出一個寬度為cp2周期的高電平25Hz時鐘輸入圖322 計數(shù)模塊此模塊可在閘門信號內(nèi)對被測信號進行計數(shù)，及4位BCD顯示結(jié)果的輸出，并自動進行量程的轉(zhuǎn)換。其實體模塊如圖311。當閘門信號為高電平是允許計數(shù)；而為低電平時，計數(shù)器停止計數(shù)，則所計的數(shù)值即為被測信號的頻率。若在一定時間間隔T內(nèi)測得的這個周期性信號的重復變化次數(shù)N，則其頻率可表示為f=N/T；只要知道了N和T就可以求得頻率。其原理框架圖如下圖12所示。本文闡述了用VHDL語言設(shè)計了一個簡單的數(shù)字頻率計的過程。華東交通大學課程設(shè)計報告基于EDA的數(shù)字頻率計的設(shè)計【摘 要】在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系，因此頻率的測量就顯得更為重要。直接測頻法適用于高頻信號的頻率測量，間接測頻法適用于低頻信號的頻率測量。首先將被測信號與控制信號加在FPGA/CPLD芯片上，通過在芯片內(nèi)部進行各邏輯操作，完成分頻、計數(shù)及掃描顯示等功能操作，最后通過數(shù)碼管顯示結(jié)果。所謂頻率，就是周期性信號在單位時間（1s）里變化的次數(shù)。當頻率計正常工作時，而被測信號則作為計數(shù)器的時鐘輸入。脈沖形成模 塊計數(shù)模塊譯碼顯示模塊控制模 塊量程自動切換模塊分頻模 塊鎖存信號清零使能被測信號基準信號圖21 頻率計測量頻率的原理圖 時鐘分頻模塊本設(shè)計為滿足EDA開發(fā)板的要求，故采用32KHz的時鐘作為輸入時鐘，對其進行分頻，得到3個子時鐘，即200Hz的片選信號（動態(tài)掃描時鐘）、。圖321此模塊只有在cp2上升沿來時，若key為高電平，則imp輸出一個cp2周期的有效穩(wěn)定高電平；其它imp都輸出低電平。其實體模塊如圖341.鎖存結(jié)果計數(shù)模塊輸出圖341此模塊的仿真波形如圖342.可見，在cp3下降沿時，鎖存器將輸入鎖存，直接給輸出；reset為1時，可清零。整個系統(tǒng)的原理圖如圖41所示。0011111139。0011111139。 39。 39。0110110139。0011111139。圖44 被測信號為125KHz時的仿真波形注：被測信號為125KHz時，其仿真結(jié)果顯示為39。 39。 ，即“”。0101101139。0011111139。 39。 39。其引腳鎖定如下：注：cp32m綁
法律信息相關(guān)推薦
鄂ICP備17016276號-1