【正文】 計（論文）說明書 7 圖 21 河南理工大學畢業(yè)設計（論文）說明書 8 微控制器接口模塊 微控制器接口 模塊向微控制器提供友好，方便的操作接口， MCU 可通過片選(CS)、地址選通 (AS)、數據選通 (DS)、數據總線和地址總線來操作其內部寄 存器。相位累加器輸出相位碼序列，作為查尋地址送入雙端口 RAM，相應地，還有讀使能和讀時鐘信號。 USE 。 全局時鐘 clk : IN STD_LOGIC。 地址選通 as : IN STD_LOGIC。 ARCHITECTURE rtl of dds IS 元件說明 接口模塊 COMPONENT interface port( 與微控制器接口信號 全局復位 reset : IN STD_LOGIC。 片選 cs : IN STD_LOGIC。 經比例乘法器分頻后的時鐘 fclk : OUT STD_LOGIC。 雙端口 RAM 寫使能 wren: OUT STD_LOGIC。 wrclock : IN STD_LOGIC。 wraddress:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 相位累加器 COMPONENT phasesum PORT( 全局復位 reset : IN STD_LOGIC。 讀 RAM 時鐘 rdclock : OUT STD_LOGIC。 信號說明 SIGNAL ddsen : STD_LOGIC。 SIGNAL rdclock : STD_LOGIC。 SIGNAL m : STD_LOGIC_VECTOR(7 DOWNTO 0)。 相位累加器 PHASE_ADDER: phasesum PORT MAP( 河南理工大學畢業(yè)設計（論文）說明書 14 全局復位 reset = reset, 分頻時鐘 fclk = fclk, 掃頻使能 ddsen = ddsen, 相位累加步長 m = m, 讀 RAM 時鐘 rdclock = rdclock, 讀 RAM 使能 rden = rden, 讀 RAM 地址 rdaddress=rdaddress )。 河南理工大學畢業(yè)設計（論文）說明書 15 3 模塊設計與實現 如前面所述，頂層實體由 3個模塊構成： 微控制器接口模塊、相位累加器模塊及雙端口 RAM 模塊?，F在，介紹一下輸出引腳。分頻寄存器用于存儲分頻系數，分頻模塊由 8 個 BCD 比例乘法器構成。 m m m0 是相位累加步長控制字，由于系統(tǒng)設計中規(guī)定相位累加步長 m=2n ， n=0,1,2, ?， 7，所以使用 3位表示他們足夠了，對應的累加步長值如表 34所示。 表 35 控制寄存器 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 DATA7 DATA6 DATA5 DATA4 DATA3 DATA2 DATA1 DATA0 本模塊通過片選信號、地址選通信號、數據選通信號來鎖定地址和數據，當片選 信號 CS和地址選通信號 AS有效時，根據地址總線內容使能對應寄存器。此狀態(tài)等待片選信號有效和 AS信號的下降沿，當條件滿足時，狀態(tài)機切換到 STROBE 狀態(tài)。 此狀態(tài)只持續(xù) 1個時鐘周期，在時鐘上升沿寫入數據，返回 IDLE 狀態(tài)。 第四個進程是寫 RAM 狀態(tài)機。 USE 。 全局時鐘 河南理工大學畢業(yè)設計（論文）說明書 19 clk : IN STD_LOGIC。 地址選通 as : IN STD_LOGIC。 步長 m : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 雙端口 RAM 寫時鐘 wrclock : OUT STD_LOGIC )。 BCD2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD6 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 CONSTANT FWORD2_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 001。 CONSTANT DATA_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 101。 SIGNAL bcd7 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd3 : STD_LOGIC_VECTOR(3 downto 0)。 狀態(tài)機信號 SIGNAL prs_state, next_state : STATE_TYPE。 SIGNAL wrclock_reg : STD_LOGIC。 SIGNAL fout : STD_LOGIC。 FWORD4 寄存器使能 SIGNAL f4_en : STD_LOGIC。139。 ds_delay = ds。 ELSIF rising_edge(clk) THEN prs_state = next_state。 CASE prs_state IS 空閑狀態(tài) (00) WHEN IDLE = 等待 as 的下降沿 IF cs = 39。 AND as_delay = 39。 END IF。039。 ELSIF ds = 39。 ELSE next_state = IDLE。 END PROCESS。039。039。139。 wr_state = wr_high。139。 計算 RAM 地址 IF ramaddress = 11111111 THEN ramaddress = 00000000。 回到空閑狀態(tài) wr_state = wr_idle。 寫雙端口 RAM 的信號 wrclock = wrclock_reg。 ADDR_DECODE Process 地址譯碼 Addr_Decode_Proc: PROCESS (reset, clk, addrbus, cs, as) BEGIN IF reset = RESET_ACTIVE THEN f1_en = 39。 河南理工大學畢業(yè)設計（論文）說明書 26 f3_en = 39。 cr_en = 39。 在時鐘的上升沿同步 ELSIF rising_edge(clk) THEN IF cs = 39。 THEN 根據地址，使能對應寄存器 CASE addrbus IS WHEN FWORD1_ADDR = f1_en = 39。 f3_en = 39。 cr_en = 39。 WHEN FWORD2_ADDR = f1_en = 39。 f3_en = 39。 cr_en = 39。 WHEN FWORD3_ADDR = f1_en = 39。 f3_en = 39。 cr_en = 39。 WHEN FWORD4_ADDR = 河南理工大學畢業(yè)設計（論文）說明書 27 f1_en = 39。 f3_en = 39。 cr_en = 39。 WHEN DDSCR_ADDR = f1_en = 39。 f3_en = 39。 cr_en = 39。 WHEN DATA_ADDR = f1_en = 39。 f3_en = 39。 cr_en = 39。 WHEN others = f1_en = 39。 f3_en = 39。 cr_en = 39。 END CASE。039。039。039。 register write Process 寫寄存器 Reg_Write_Proc: PROCESS(clk, reset, prs_state) BEGIN 內部 寄存器復位 IF reset = RESET_ACTIVE THEN 分頻系數寄存器 bcd1 = 0000。 bcd5 = 0000。 控制寄存器 DDSCR_reg = 00000000。 bcd2 = databus(3 DOWNTO 0)。 THEN bcd3 = databus(7 DOWNTO 4)。139。 FWORD4 寄存器使能 IF f4_en = 39。 END IF。 END IF。 ddsen = DDSCR_reg(7)。 河南理工大學畢業(yè)設計（論文）說明書 31 END rtl。 BCD 比例乘法器是由 BCD 輸入數控制輸出脈沖序列個數，所謂 BCD 碼指 4 位二進制表示 1位十進制數，對應關系如表 36。 這種電路具有用積木式產生很寬范圍的數字頻率功能，在頻率系統(tǒng)中廣泛應用，當與可逆計數器及一些控 制邏輯連用時，可以實現乘法、加法、減法、開方、平方以及解代數方程和微分方程、積分等功能。對計數器的邏輯結構用卡諾圖進行分析，并考慮時禁止輸入端 INHin，可以得到每個 T型觸發(fā)器的控制邏輯表達式： A C IN C INT Q IN H Q IN H? ? ? ? B A IN A INT Q IN H Q IN H? ? ? ? ? ?C A B C IN A B C INT Q Q Q IN H Q Q Q IN H? ? ? ? ? D C IN C INT Q IN H Q IN H? ? ? 圖中 INHin 是時鐘脈沖禁止輸入端，當 INHin 為 1 時，禁止時鐘激勵計數器計數；為 0 時允許時鐘激勵計數器計數?！?9”為計數器的譯碼輸出，有效時輸出 1； INHout端是禁止輸出端，也是計數器的“ 9”譯碼輸出，有效時為輸出 0。 圖 35 2 個 BCD 比例乘法器 CD4527 級聯 設 ? ? 21 9 , ( ) 8BC D BC D??。 圖 36 是 8 個 BCD 比例乘法器級聯的示意圖。 USE 。 分頻時鐘 fclk : IN STD_LOGIC。 讀 RAM 使能 rden : OUT STD_LOGIC。039。 時鐘下降沿改變地址 ELSIF falling_edge(fclk) THEN IF ddsen = 39。 END IF。 河南理工大學畢業(yè)設計（論文）說明書 39 END PROCESS。 ELSE 39。 amp。 雙端口 RAM 模塊 LPM 是參數可設置模塊庫 (Librar of Parameterized Modules)縮寫， Altear提供的可參數化宏模塊和 LPM 函數均基于 Altear 器件的結構做了優(yōu)化設