【正文】 end sin_arc。end if。when others=null。 when 62=d=254。when 60=d=249。 when 58=d=239。when 56=d=225。when54=d=207。when 52=d=186。 when 50=d=162。when 48=d=137。 when 46=d=112。when 44=d=87。when 42=d=64。 when 39=d=34when 40=d=43。 when 37=d=19。 when 35=d=8。 when 33=d=1。 when 31=d=0。 when 29=d=4。 when 27=d=13。 when 25=d=26。 when 23=d=43。 when 21=d=64。 when 19=d=87。 when 17=d=112。 when 15=d=137。 when 13=d=162。 when 11=d=186。 when 09=d=207。 when 07=d=225。 when 05=d=239。 when 03=d=249。 when 01=d=254。end if。thenif tmp=63 then tmp:=0。event and clk=39。then d=0。begin if clr=39。end sin。entity sin isport (clk ,clr:in std_logic。use 。END。3E:FE。3C:F9。3A:EF。38:E1。36:CF。34:BA。32:A2。30:89。2E: 70。2C: 57。2A: 40。28:2B。26:1A。24:0D。22:04。20:00。1E:01。1C:08。1A: 13。18:22。16:35。14:4B。12:63。10:7C。0E:96。0C:AE。0A:C5。08:D9。06:E9。04:F5。02:FC。CONTENT BEGIN00:FF。ADDRESS_RADIX=HEX。WIDTH=8。end leijia_arc。out1=t。 end if。139。139。 elsif (clk39。039。architecture leijia_arc of leijia is begin process (clk,en,reset)variablet : std_logic_vector(9 downto 0)。out1:out std_logic_vector(9 downto 0))。entity leijia isport( clk,en,reset:in std_logic。use 。end dds_arc。 acc=msbs。 end loop。select1:process(acc8),variable i:integer。begin add1:lam_add_subgeneric map(lpm_width=width, lpm_representation=signed, lpm_direction=add, lpm_pipeline=0)port map(dataa=m,datab=acc8,result=s)。architecture dds_arc of dds issignal s,acc8:std_logic_vector(width:1 downto 0)。 clk:in std_logic)。(m:in std_logic_vector(width:1 downto 0)。use 。DDS功能模塊library ieee。end fenp_arc。q=d。 end if。 else c:=c1。039。139。thenc:=a1。thenif b=39。event and clk=39。variable c:integer range 0 to 1024。end fenp。 clk:in std_logic。use 。FENP模塊將CHUZHI模塊送來的初值對時鐘進(jìn)行分頻，得到不同的工作頻率，從而調(diào)節(jié)波形頻率。end process。when others=null。when 1001=q=35。when 0111=q=45。when 0101=q=63。when 0011=q=104。architecture chu_arc of chuzhi isbegin process(a)begin case a iswhen 0001=q=313。 q:out interge range 0 to 312)。use 。附錄3CHUZHI模塊提供初值，供下一個模塊FENP分頻時用。datout2=latch_out2。end process。139。039。end process。 thenlatch_in1=datain1。event and latch1=39。end process。 寄存器中的數(shù)據(jù)讀入P0口 else p0=ZZZZZZZZ。039。139。end process。thenlatch_out2=p0。event and wr_enable2=39。end process。139。process( p2,latch_addres ) WR寫信號譯碼過程2begin if (latch_addres=11110011) and (p2=00011111) thenwr_enable2=wr。end if。139。process( wr_enable1 ) 數(shù)據(jù)寫入寄存器1beginif wr_enable139。 寫禁止end if。 寫允許else wr_enable1=39。end process。thenlatch_addres = p0。event and ale =39。signal wr_enable2 : std_logic。signal latch_in1 : std_logic_vector(7 downto 0)。signal latch_out1 : std_logic_vector(7 downto 0)。 鎖存輸出數(shù)據(jù)2end mcs51。 讀回鎖存信號datout1: out std_logic_vector(7 downto 0)。 A/D器件片選信號datain1: in std_logic_vector(7 downto 0)。 地址鎖存ready: in std_logic。 高8位地址線rd,wr : in std_logic。entity mcs51 isport( 與MCS51接口的各端口定義 p0 : inout std_logic_vector(7 downto 0)。參考文獻(xiàn)[1] 鄭鳳濤,2003,38(1):25～30[2] 徐志軍,徐光輝. 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