基于fpga的直接數(shù)字頻率合成器設(shè)計(jì)(參考版)
2025-06-25 13:43本頁面
【正文】 附錄2 實(shí)物圖。u11 : mux41 port map(sel=selz,d1=d11,d2=d22,d3=d33,d4=d44,q=FOUT)。 u9 : mux411 port map(sel=selz,d1=SIN10B,d2=SANJIAO10B,d3=FANG10B,d4=juxing10b,q=MOUT)。 u7 : juxing PORT MAP( address=juxing10B, q=d44, clock=CLK2 )。 u5 : SANJIAO PORT MAP( address=SANJIAO10B, q=d22, clock=CLK2 )。 u3 : REG32B PORT MAP( DOUT=D32B,DIN= DIN32B, LOAD=CLK2 )。 u1 : fre port map( clk1=clk,outclk=clk2)。 F32B(19 DOWNTO 0)=00000000000000000000 。 F32B(31 DOWNTO 28)=0000。 signal MOUT: std_logic_vector(9 downto 0)。 SIGNAL juxing10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL SANJIAO10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL LIN10B : STD_LOGIC_VECTOR( 9 DOWNTO 0)。 SIGNAL DIN32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL F32B : STD_LOGIC_VECTOR(31 DOWNTO 0)。 END COMPONENT。 inclock : IN STD_LOGIC 。 END COMPONENT。 B : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 END COMPONENT。 B : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 END COMPONENT。 DIN : IN STD_LOGIC_VECTOR(9 DOWNTO 0)。 END COMPONENT。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。定義輸出端口 end COMPONENT。定義輸入端口sel d1,d2,d3,d4: out std_logic_vector(9 downto 0)。定義輸出端口 end COMPONENT。定義輸入端口sel d1,d2,d3,d4: in std_logic_vector(9 downto 0)。 END COMPONENT。 clock : IN STD_LOGIC 。 END COMPONENT。 clock : IN STD_LOGIC 。END ponent。 clock : IN STD_LOGIC 。 end ponent。ARCHITECTURE one OF DDS_VHDL IS ponent fre is port( clk1:in std_logic。 相位控制字 FOUT : OUT STD_LOGIC_VECTOR(9 DOWNTO 0) )。 FWORD : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。ENTITY DDS_VHDL IS PORT ( CLK : IN STD_LOGIC。 DDS頂層設(shè)計(jì)USE 。 由于本人的設(shè)計(jì)能力有限，在設(shè)計(jì)過程中難免出現(xiàn)錯(cuò)誤，懇請(qǐng)老師們多多指教,我十分樂意接受你們的批評(píng)與指正，本人將萬分感謝。在此感謝我們的老師.，老師嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣；老師循循善誘的教導(dǎo)和不拘一格的思路給予我無盡的啟迪；這次設(shè)計(jì)的每個(gè)實(shí)驗(yàn)細(xì)節(jié)和每個(gè)數(shù)據(jù)，都離不開老師您的細(xì)心指導(dǎo)。通過這次設(shè)計(jì)，綜合運(yùn)用本專業(yè)所學(xué)課程的理論和知識(shí)進(jìn)行設(shè)計(jì)工作的實(shí)際訓(xùn)練從而培養(yǎng)和提高學(xué)生獨(dú)立工作能力，鞏固課程所學(xué)的內(nèi)容，掌握設(shè)計(jì)的方法和步驟，掌握設(shè)計(jì)的基本的技能懂得了怎樣分析，怎樣確定方案，了解基本結(jié)構(gòu)，提高了計(jì)算能力，繪圖能力，熟悉了規(guī)范和標(biāo)準(zhǔn)，同時(shí)各科相關(guān)的課程都有了全面的復(fù)習(xí)，獨(dú)立思考的能力也有了提高。學(xué)會(huì)了合作，學(xué)會(huì)了運(yùn)籌帷幄，學(xué)會(huì)了寬容，學(xué)會(huì)了理解，也學(xué)會(huì)了做人與處世。八、心得體會(huì) 兩周的課程設(shè)計(jì)結(jié)束了，在這次的課程設(shè)計(jì)中不僅檢驗(yàn)了我所學(xué)習(xí)的知識(shí)，也培養(yǎng)了我如何去把握一件事情，如何去做一件事情，又如何完成一件事情。 圖73 控制字為0CH的四種波形 根據(jù)公式，四種波形頻率與理論值基本一致，但每個(gè)波形都有一定的誤差。圖72所示為頻率控制字是0CH的四種波形調(diào)試結(jié)果；圖73所示為頻率控制字是1CH的四種波形調(diào)試結(jié)果；圖74所示為頻率控制字是3CH的四種波形調(diào)試結(jié)果。 硬件調(diào)試將FPGA與D/A轉(zhuǎn)換模塊連好，接示波器進(jìn)行觀察調(diào)試。引腳鎖定如圖71所示。又因?yàn)镕PGA的系統(tǒng)時(shí)鐘為50MHz，必須對(duì)其進(jìn)行分頻處理,這里進(jìn)行64分頻。DAC0832是8位的D/A轉(zhuǎn)換器，轉(zhuǎn)換周期為1μs。 （3）FPGA_IO10提供DAC0832控制信號(hào)（CS：片選信號(hào)；Xfer：數(shù)據(jù)傳輸控制信號(hào)；WRWR2：DAC寄存器寫選通信號(hào)），低電平有效； （4）IoutIoutRfb與運(yùn)算放大器LM324完成電流/電壓的轉(zhuǎn)換（DAC0832屬電流輸出型）； （5）FPGA與DAC0832接口電路原理圖如圖61所示。頻率控制字為2的仿真波形頻率控制字為12的仿真波形頻率控制字為13的仿真波形圖51 波形仿真結(jié)果六、DAC0832接口電路及程序設(shè)計(jì) DAC0832接口電路設(shè)計(jì) （1）FPGA_IO18向DAC0832的數(shù)據(jù)輸入口（DI0DI7）輸送數(shù)據(jù)。 頂層仿真設(shè)置波形選擇位，以方便控制各種波形的顯示。 altsyncram_ponent : alts
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