【正文】 參考文獻(xiàn)[1] 孟慶海，：西安交通大學(xué)出版社，2008[2] ：電子工業(yè)出版社，2007[3] 李景華，：東北大學(xué)出版社，2000[4] ：北京郵電大學(xué)出版社，2004[5] 張凱，：國防工業(yè)出版社，2004 [6] 劉韜，：人民郵電出版社，2005[7] 侯伯亨，：西安電子科技大學(xué)出版社，2001[8] 曾繁泰，：清華大學(xué)出版社，2001[9] ：清華大學(xué)出版社，2005[10] 潘松，：清華大學(xué)出版社，2005[11] ：電子工業(yè)出版社，2007[12] II的FPGA/：電子工業(yè)出版社，2007[13] ：西安電子科技大學(xué)出版社，2008[14] ：機(jī)械工業(yè)出版社，2003[15] 譚會生,：西安電子科技大學(xué)出版社，2004[16] FPGA/CPLD設(shè)計(基礎(chǔ)篇).北京：人民郵電出版社，2005[17] FPGA/CPLD設(shè)計(高級篇).北京：人民郵電出版社，2005[18] ：電子工業(yè)出版社，2003[19] ：西安電子科技大學(xué)出版社，2002[20] ：科技出版社，2003。因此，再次感謝所有幫助過我的同學(xué)和老師。通過這樣一個過程，使我更深一步地了解了基于FPGA的直接數(shù)字頻率合成(DDS)設(shè)計的流程，基本掌握了利用Quartus II設(shè)計開發(fā)DDS的能力和技巧。導(dǎo)師淵博的學(xué)識、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、踏實的工作作風(fēng)和求是求知的精神使我受益匪淺。最后，特別感謝我的指導(dǎo)老師孫江峰老師。而這些應(yīng)該歸功于我的學(xué)校。圖316 存儲器仿真波形致 謝首先，感謝我的學(xué)校。END SYN。BEGIN q = sub_wire0(7 DOWNTO 0)。 wraddress : IN STD_LOGIC_VECTOR (7 DOWNTO 0) )。 data : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)。 wren : IN STD_LOGIC 。 lpm_hint : STRING )。 lpm_outdata : STRING。 lpm_wraddress_control : STRING。 lpm_widthad : NATURAL。ARCHITECTURE SYN OF ramdp IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (7 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) )。 wrclock : IN STD_LOGIC 。 rden : IN STD_LOGIC := 39。 wren : IN STD_LOGIC := 39。 wraddress : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。USE 。生成的文件及其含義，說明如下：；；；(symbol)文件；生成的雙端口RAM外部引腳如圖315所示。.mif可以用文本編輯器編寫，要符合其格式。單擊Next，進(jìn)入圖313所示。最后，選中“Create an ‘rden’read enable”，為讀操作定制獨立的使能信號，單擊Next，進(jìn)入圖312所示界面。在“Which clocking method do you want to use ？”選擇“Dual clock：use separate ‘read’and ‘write’”。再選擇VHDL方式，最后輸入RAM文件存放路徑和文件名，單擊Next。單擊Next，進(jìn)入圖310所示界面。步驟如下：(1) 打開Mega Wizard Plug—In Manager初始對話框。此向?qū)⑻峁┮粋€供自定義和參數(shù)化宏功能模塊使用的symbol，并確保正確設(shè)置所有宏功能模塊的參數(shù)。3. I/O模塊包括時鐘數(shù)據(jù)恢復(fù)、鎖相環(huán)、雙數(shù)據(jù)速率、千兆位收發(fā)器、LVDS接收器和發(fā)送器。Altear提供的宏功能模塊包括以下幾類：1. 算術(shù)模塊包括累加器、加法器、乘法器和LPM算術(shù)函數(shù)。設(shè)計者根據(jù)自己的需要，選取參數(shù)，定制模塊，十分輕松地將其加入到自己的設(shè)計中，無異于邀請優(yōu)秀的EDA工程師加入自己的設(shè)計中。在許多實際情況下，必須使用宏功能模塊才能使用特定器件的硬件資源。END rtl。 m。039。039。139。 rden = ddsen。 END IF。 ELSE rdaddress_reg = 000000000。 ELSE rdaddress_reg = rdaddress_reg + m_reg。139。BEGIN PROCESS(reset,fclk,ddsen,m) BEGIN IF reset = RESET_ACTIVE THEN rdaddress_reg = 000000000。 信號聲明SIGNAL m_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。ARCHITECTURE rtl of phasesum IS 常數(shù)聲明CONSTANT RESET_ACTIVE : STD_LOGIC := 39。 讀RAM地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 讀RAM時鐘 rdclock : OUT STD_LOGIC。 掃頻使能 ddsen : IN STD_LOGIC。ENTITY phasesum IS PORT( 全局復(fù)位 reset : IN STD_LOGIC。USE 。描述相位累加器模塊的VHDL程序 LIBRARY IEEE。圖 36 8個BCD比例乘法器級聯(lián)圖37和圖38是仿真波形，前者設(shè)置分頻比為10：1，后者為10萬：1。這樣，比例乘法器的輸出端總共得到脈沖數(shù)位為。則 第一級比例乘法器輸出端OUT取得的輸出脈沖數(shù)，并將此輸出送入第二級比例乘法器的擴(kuò)展級聯(lián)端，因此在第二級比例乘法器的輸出端輸出的脈沖數(shù)包含了從擴(kuò)展級聯(lián)端輸入的個脈沖，和該位自身的比例輸出個脈沖兩部分。圖 34 BCD比例乘法器CD4527下面舉2個BCD比例乘法器CD4527級聯(lián)時的例子，如圖35所示。它同時還受到禁止輸入端INHin的控制，實際上，“9”端與INHin端的點位始終是相反的，可以把INHout看作是“9”的反向輸出；OUT受擴(kuò)展級聯(lián)輸入CS的控制，而NOUT端不受CS控制，即NOUT的輸出不包含擴(kuò)展級聯(lián)端的脈沖，兩者有這種區(qū)別。CS是擴(kuò)展級聯(lián)端，不用時為0，擴(kuò)展時將前一級比例乘法器輸出OUT送入下一級的擴(kuò)展級聯(lián)端CS，當(dāng)上一級比例乘法器A的輸出端送出一個脈沖給下一級比例乘法器B的擴(kuò)展級聯(lián)端時，這個脈沖將傳至比例乘法器B的輸出端，也就是說比例乘法器B的輸出端OUT輸出的脈沖，除了它本身的輸出脈沖外，還包含了一級比例乘法器輸出的脈沖序列，更進(jìn)一步說，如果比例乘法器B還有下一級，即比例乘法器C的話，C通過擴(kuò)展級聯(lián)端與B級聯(lián)，那么比例乘法器C的輸出脈沖個數(shù)是A、B、C輸出脈沖個數(shù)之和。SET9是置“9”端，在SET9為1時，計數(shù)器置9(1001)。BCD計數(shù)器采用5—4—2—1碼編碼，計數(shù)器中的技術(shù)單元采用T型觸發(fā)器。表36 BCD碼與十進(jìn)制數(shù)對應(yīng)關(guān)系BCD碼十進(jìn)制數(shù)00000000110010200113010040101501106011171000810019圖34為J690和CD4527比例乘法器的邏輯圖。依次，后面幾級分別為2，3，4…。輸出脈沖序列的多少取決于一個可變的數(shù)X(BCD碼或二進(jìn)制碼)與運算系數(shù)和輸入時鐘的運算關(guān)系，表示為： 因而輸出脈沖數(shù)總是比小或是等于，式中的是運算系數(shù)，K值在BCD比例乘法器中為10，在二進(jìn)制比例乘法器中為16，n為運算級數(shù)。圖 33 微控制器接口模塊的仿真波形 比例乘法器模塊比例乘法器分為兩種，一種是BCD比例乘法器(CD4527，J690)，另一種是二進(jìn)制比例乘法器(CD4089)。程序的仿真波形如圖33所示，首先，系統(tǒng)復(fù)位，想FWORD1(地址為000)寫數(shù)據(jù)1。 作為相位累加器的時鐘 fclk = fout。 m是相位累加器的計數(shù)步長 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 WITH DDSCR_reg(2 DOWNTO 0) SELECT m = 00000001 WHEN 000, 00000010 WHEN 001, 00000100 WHEN 010, 00001000 WHEN 011, 00010000 WHEN 100, 00100000 WHEN 101, 01000000 WHEN 110, 10000000 WHEN 111, 00000001 WHEN OTHERS。 END PROCESS。 END IF。 THEN DDSCR_reg = databus。 DDSCR寄存器使能 IF cr_en = 39。 bcd8 = databus(3 DOWNTO 0)。139。 END IF。 THEN bcd5 = databus(7 DOWNTO 4)。 FWORD3寄存器使能 IF f3_en = 39。 bcd4 = databus(3 DOWNTO 0)。139。 END IF。 THEN bcd1 = databus(7 DOWNTO 4)。 等待時鐘上升沿 ELSIF rising_edge(clk) THEN IF (prs_state = DATA_LAUNCH) THEN FWORD1寄存器使能 IF f1_en = 39。 bcd8 = 0000。 bcd6 = 0000。 bcd4 = 0000。 bcd2 = 0000。 END PROCESS。 END IF。 data_en=39。 cr_en = 39。 f4_en = 39。 f3_en = 39。 f2_en = 39。 ELSE f1_en = 39。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。139。039。039。039。039。039。039。039。039。 addrout = ramaddress。 wren = wren_reg。 END PROCESS。 END CASE。 END IF。 ELSE ramaddress = ramaddress + 39。039。 wr_state = wr_low。 低狀態(tài) (01) WHEN wr_high = 產(chǎn)生wr上升沿 wrclock_reg = 39。 END IF。 ramdata = databus。 THEN wren_reg = 39。 IF prs_state = DATA_LAUNCH THEN IF data_en = 39。 wrclock_reg = 39。 ELSIF rising_edge(clk) THEN CASE wr_state IS 空閑狀態(tài) (00) WHEN wr_idle = wren_reg = 39。 ramaddress = 00000000。 wrclock_reg = 39。 wr state Process wr信號狀態(tài)機(jī) Wr_Logic_Proc: PROCESS (cl