【正文】 。由專用軟件攜帶，用戶可以測試/評估。一旦更新按鈕按下時，部分序列初始化。該設(shè)計工具輸出的是完整的編程序列所需方案的一部分。表格數(shù)據(jù)也提供了重要的圖像和諧波。選擇所需的頻率，以及理想化的輸出諧波濾波器后重建的外部顯示已被應(yīng)用。較低的頻率設(shè)定在（b）有更多的點，形狀的波形（但不夠的，一個真正干凈的波形），并給出了一個更為現(xiàn)實的圖片，在二次諧波頻率，大約是50dB以下信號（SFDR=50dB）。輸出頻率正好是1/3的主時鐘頻率（MCLK）。如果發(fā)射機的輸出發(fā)送到其他頻段的雜散信號，他們可能會損壞鄰近信號或中斷信號。對于最好的無雜散動態(tài)范圍，必須首先具有高品質(zhì)的振蕩器。一般而言，以減少抖動重要來源，避免引入額外的來源，應(yīng)該使用一個穩(wěn)定的參考時鐘，避免使用信號和電路慢慢的殺死，并使用可行的最高頻率，以便增加過采樣。劃分了一個高頻率的時鐘頻率是一種減少抖動方法。因此DDS的設(shè)備輸出的將增加一定量的抖動。其他影響因素包括外部磁場或射頻電從附近的發(fā)射機，這將有助于抖動影響振蕩器的輸出干擾領(lǐng)域。這當(dāng)然是不可能的，因為即使是最好的振蕩器也會由于噪音和其他來源的實際組件構(gòu)建不完善。怎么樣抖動？度均方根抖動是數(shù)字信號的動態(tài)位移的長期測量。DAC的量化或線性誤差會造成噪音及諧波。他們的大小和分布取決于選擇的代碼字。對于需要更多超過可用的位數(shù)，由此產(chǎn)生的相位噪聲截斷誤差結(jié)果如光譜圖9 典型的AD9834輸出相位噪聲圖輸出頻率為2兆赫,時鐘是50M赫茲。參考時鐘抖動可以被看作是對基本信號的相位噪聲在DDS的制度，相位截斷可以根據(jù)碼字選擇引入到系統(tǒng)中的一個錯誤級別。這種具有特殊性能的測量方法應(yīng)用在模擬通信。相位噪聲（dB/Hz的）的頻率不穩(wěn)定,振蕩器短。多個DDS的同步如需進一步詳情請參閱應(yīng)用筆記AN605。當(dāng)新的數(shù)據(jù)同時發(fā)送到多個DDS的單位，一連貫的相位關(guān)系可以保持，以及它們的相對相位偏移可預(yù)見由相位偏移寄存器方式轉(zhuǎn)變。傳輸任何數(shù)據(jù)之前，先復(fù)位該DDS，做之前必須斷電。在圖8里，兩個AD9834s是用一個程序參考時鐘引腳，以同樣的重置用于更新兩個部分。在AD9830，AD9831，AD9832，AD9835的提供4個階段和寄存器，允許復(fù)雜的相位調(diào)制的計劃實施，不斷更新注冊不同相位偏移。這使得被傳送二進制數(shù)據(jù)在每個階段的變化速度可能比BPSK調(diào)制慢。用于需要高速調(diào)制，AD9834允許預(yù)裝階段寄存器進行切換選擇使用專用輸入引腳（PSELECT），這之間交替按規(guī)定調(diào)控的載體。這個值直接添加到載波相位而不改變其頻率。容易實現(xiàn)的PSK編碼是用DDS芯片。如果波階段的不改變，信號狀態(tài)保持不變（低或高）。在這計劃完成的PSK，（最簡單的）被稱為二進制的PSK（BPSK調(diào)制），只用兩個信號相位，0度和180度。頻移鍵控PSK編碼怎么樣？相移鍵控（PSK）是另一種數(shù)據(jù)編碼的簡單形式。A的設(shè)備專用針（FSELECT）接受調(diào)制信號，并選擇合適的控制字（或頻率寄存器）。傳輸?shù)皆O(shè)備之前用戶需要調(diào)整方案。圖7 一個基于DDS的編碼這種編碼方案很容易實現(xiàn)DDS的使用。因此一個頻率，f1，（或許較高的）被指定為標(biāo)記頻率（二進制的），另一個頻率f0作為基頻（二進制零）。我會用怎樣的FSK編碼DDS設(shè)備？二進制頻移鍵控（簡稱為FSK）是一個最簡單的數(shù)據(jù)編碼形式。你認(rèn)為對于現(xiàn)實世界系統(tǒng)設(shè)備的設(shè)計者，DDS的關(guān)鍵優(yōu)點是什么？今天的成本競爭力，高性能，功能集成DDS IC是越來越常見的兩種通信系統(tǒng)和傳感器應(yīng)用。DDS調(diào)整簡單，找到共振的頻率或補償溫度漂移。另外，許多工業(yè)和生物醫(yī)學(xué)應(yīng)用DDS的波形發(fā)生器作為一個可編程的器件。什么是DDS的常用用途？應(yīng)用程序當(dāng)前正在使用基于DDS產(chǎn)生的基本波形，分為兩個主要類別：根據(jù)通信系統(tǒng)的設(shè)計要求，性能優(yōu)良的頻率源的相位噪聲低，往往選擇其組合的DDS光譜性能和頻率調(diào)諧分辨率。DDS的結(jié)構(gòu)充分利用了正弦波對稱的性質(zhì)和利用的一個映射邏輯合成一個完整周期的正弦波。當(dāng)產(chǎn)生一個恒定的頻率，相位輸出線性增加，因此模擬波形生成本身就是一個斜坡。由于抽樣理論決定了至少兩個周期，每樣都需要重建的輸出波形，基本的DDS輸出頻率是fC/2。無回路的建立時間發(fā)生在一個循環(huán)鎖相內(nèi)。如果M值更改為0111 ... 1111，相位累加器溢出后，將只有2參考時鐘周期（取決于奈奎斯特最低要求）。該輪在數(shù)字離散相點中，取決于分辨率的相位累加器（n），這決定了DDS的調(diào)諧。這個字形成相位步長之間的參考，它有效地設(shè)置跳過多少分左右相輪。相位累加器實際上是一個模 M的計數(shù)器，每次收到一個時鐘脈沖其存儲的數(shù)量遞增。相位累加器提供等距相角值隨車輪周圍的向量線性旋轉(zhuǎn)。由于矢量旋轉(zhuǎn)的輪子，形象化的角度的正弦值產(chǎn)生相應(yīng)的正弦波。圖4 數(shù)字相位輪為了理解這一點的基本功能，將可視化的正弦波振蕩作為一個階段輪圍繞旋轉(zhuǎn)圓向量（見圖4）。它是如何工作的？連續(xù)時間正弦信號的角度范圍內(nèi)有一個重復(fù)的階段0至2。完整的DDS是什么意思？D/A轉(zhuǎn)換器和一個DDS的單一芯片的整合通常被稱為一個完整的DDS的解決方案，ADI公司的普通性質(zhì)DDS。如果相位增量大，相位累加器會迅速通過正弦查找表，從而產(chǎn)生高頻率的正弦波。反過來，DAC把這個數(shù)字轉(zhuǎn)換為相應(yīng)值的模擬電壓或電流。二進制數(shù)的頻率主要輸入到相位累加器。DDS產(chǎn)生一個特定頻率的正弦波。如何使用DDS的設(shè)備創(chuàng)建一個正弦波？圖3 組件的直接數(shù)字合成器這里有一個DDS的內(nèi)部電路：其主要成分是相位累加器，振幅轉(zhuǎn)換（通常是正弦查找）和一個DAC。圖2 DDS輸出的矩形波三角波正弦波一個典型的DDS的設(shè)備可以產(chǎn)出什么樣的輸出？DDS器件不僅限于純粹的正弦波輸出。DDS器件現(xiàn)已可以產(chǎn)生從1到400MHz的頻率，（時鐘基于103MHz兆赫）。例如AD9833，一個基于DDS的可編程波形發(fā)生器（圖1），消耗的最大功率為30mW。圖1 AD9833波形發(fā)生器設(shè)計師以相位鎖定回路（PLL）為基礎(chǔ)的需要非常高的頻率的合成技術(shù)，以DAC的動態(tài)規(guī)劃的數(shù)字toanalog轉(zhuǎn)換器（輸出產(chǎn)生較低的頻率任意波形）來產(chǎn)生許多可能產(chǎn)生的頻率，但DDS技術(shù)迅速獲得了解決頻率（或波形）產(chǎn)生和工業(yè)應(yīng)用要求的方法，因為單芯片集成電路器件可以產(chǎn)生簡單的可編程的模擬輸出高分辨率和準(zhǔn)確性的波形。為什么要使用直接數(shù)字頻率合成器（DDS）？不同頻率和配置文件是不是有其他的方法能夠很容易地產(chǎn)生頻率？能夠準(zhǔn)確地產(chǎn)生和控制波形已經(jīng)成為一些行業(yè)的主要要求。由于DDS設(shè)備的操作主要是數(shù)字的，它可以提供快速解決輸出頻率之間切換，優(yōu)點是有精細(xì)的頻率和運行頻率范圍廣泛。 and phase truncation may introduce an error level into the system, depending on the code word chosen. For a ratio that can be exactly expressed by a truncated binarycoded word, there is no truncation error. For ratios requiring more bits than are available, the resulting phase noise truncation error results in spurs in a spectral plot. Their magnitudes and distribution depends on the code word chosen. The DAC also contributes to noise in the system. DAC quantization or linearity errors will result in both noise and harmonics. Figure 9 shows a phase noise plot for a typical DDS device—in this case an AD9834.What about jitter?Jitter is the dynamic displacement of digital signal edges from their longterm average positions, measured in degrees rms. A perfect oscillator would have rising and falling edges occurring at precisely regular moments in time and would never vary. This, of course, is impossible, as even the best oscillators are constructed from real ponents with sources of noise and other imperfections. A highquality, lowphasenoise crystal oscillator will have jitter of less than 35 picoseconds (ps) of period jitter, accumulated over many millions of clock edgesJitter in oscillators is caused by thermal noise, instabilities in the oscillator electronics, external interference through the power rails, ground, and even the output connections. Other influences include external magnetic or electric fields, such as RF interference from nearby transmitters, which can contribute jitter affecting the oscillator’s output. Even a simple amplifier, inverter, or buffer will contribute jitter to a signal.Thus the output of a DDS device will add a certain amount of jitter. Since every clock will already have an intrinsic level of jitter, choosing an oscillator with low jitter is critical to begin with. Dividing down the frequency of a highfrequency clock is one way to reduce jitter. With frequency division, the same amount of jitter occurs within a longer period, reducing its percentage of system time. In general, to reduce essential sources of jitter and avoid introducing additional sources, one should use a stable reference clock, avoid using signals and circuits that slew slowly, and use the highest feasible reference frequency to allow increased oversampling. SpuriousFree Dynamic Range (SFDR) refers to the ratio (measured in decibels) between the highest level of the fundamental signal and the highest level of any spurious, signal—including aliases and harmonically related frequency ponents—in the spe