【正文】 出的頻率范圍在 0~ /2inf ，實(shí)際上 ，考慮到低通濾波器的設(shè)計(jì)，為 40%inf ， 而 FPGA 的時(shí)鐘頻率可達(dá)到 100MHz，因此，利用 FPGA，可以實(shí)現(xiàn)輸出頻率范圍很寬的信號(hào)。但是，增加相位累加器的位數(shù) n 將使加法算法過(guò)于龐大，消耗驚人的 FPGA 資源。此外， 8 級(jí)比例乘法器組成的分頻模塊以端口映射的方式例化在控制器接口模塊中，對(duì)外輸出參考時(shí)鐘頻率 fclk。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 9 USE 。 數(shù)據(jù)輸出，送至 D/A轉(zhuǎn)換器 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 END COMPONENT。 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 讀 RAM 地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 SIGNAL dataout : STD_LOGIC_VECTOR(7 DOWNTO 0)。 圖 22是頂層實(shí)體仿真波形，由圖中可以看到，首先，向地址為 000 的寄存器寫數(shù)據(jù) 00010000，表示將晶振頻率 10分頻，然后向地址為 100 的寄存器寫數(shù)據(jù) 10000000，表示相位累加器使能，隨后，輸出波形。 前面已經(jīng)提到， DDS 內(nèi)部實(shí)現(xiàn)了 6個(gè)寄存器，其中， 4個(gè)位分頻寄存器，河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 16 1 個(gè)位控制寄存器， 1個(gè)位數(shù)據(jù)輸入寄存器，這些寄存器的地址在表 31中。復(fù)位時(shí)，地址為 0，每向 DATA 寄存器寫一次數(shù)據(jù)，地址自動(dòng)加 1，直到地址寫滿，自動(dòng)清零，準(zhǔn)備下一次 寫入過(guò)程。當(dāng)片選信號(hào)有效時(shí)，狀態(tài)機(jī)在此狀態(tài)等待，直到 DS 信號(hào)出現(xiàn)下降時(shí)沿，切換到 DATA_LAUNCH 狀態(tài)；當(dāng)片選信號(hào)無(wú)效時(shí)，狀態(tài)機(jī)切換到 IDLE狀態(tài)。 第六個(gè)進(jìn)程根據(jù)使能，寫對(duì)應(yīng)寄存器。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 地址輸出，送至雙端口 RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 BCD4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。039。 SIGNAL ds_delay : STD_LOGIC。 SIGNAL bcd1 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL ramaddress : STD_LOGIC_VECTOR(7 DOWNTO 0)。 DDSDATA寄存器使能 SIGNAL data_en : STD_LOGIC。 END PROCESS。 THEN 片選 ,低有 ? IF as = 39。039。 THEN next_state = STROBE。039。039。 END IF。139。 dataout = ramdata。 f4_en = 39。 AND as = 39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。039。039。 bcd3 = 0000。139。 END IF。 THEN bcd7 = databus(7 DOWNTO 4)。 END IF。作用是設(shè)置分頻器系數(shù)位 100： 1，可以看到下面的 fclk 信號(hào)輸出與系統(tǒng)時(shí)鐘 clk 之間 的關(guān)系；然后，向 DDSCR(地址為 100)寫數(shù)據(jù) 3，查表 34 可知，設(shè)置相位累加系數(shù) m=8；最后，向數(shù)據(jù)輸入寄存器 DATA(地址 101)連續(xù)寫數(shù)據(jù)，1,2? ，可以看到寫使能信號(hào) wren，寫時(shí)鐘信號(hào) wrclock 以及數(shù)據(jù)輸出、地址輸出信號(hào)的波形。 CD4527 主要由兩部分組成，即 BCD 計(jì)數(shù)器和比例輸出控制電路組成。應(yīng)該注意到， CC4527(J690)電路中的計(jì)數(shù)器是在輸入時(shí)鐘脈沖 Fin 的上升沿計(jì)， 而電路的輸出端 OUT 在輸入時(shí)鐘的下降沿同步輸出。 圖 37 8 個(gè) BCD 比例乘法器級(jí)聯(lián)仿真波形之一 圖 38 8 個(gè) BCD 比例乘法器級(jí)聯(lián)仿真波形之二 相位累加器模塊 在本設(shè)計(jì)中， 相位累加器位數(shù)為 8 為，輸出相位碼序列，作為 RAM 的尋址地址，由于程序比較簡(jiǎn)單，不再過(guò)多描述。 相位累加步長(zhǎng) m : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL rdaddress_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。 END IF。 m_reg = 39。 這些宏模塊可通過(guò)原理圖調(diào)用或者 HDL 語(yǔ)言例化，使得基于 EDA 的電子系統(tǒng)設(shè)計(jì)效率大大提高。 rdaddress = rdaddress_reg(7 DOWNTO 0)。 rdclock = fclk WHEN ddsen = 39。 THEN IF rdaddress_reg = 100000000 THEN rdaddress_reg = m_reg。 END phasesum。 USE 。后一部分的輸出 8100 inF? 是由于第二級(jí)比例乘法器的禁止輸入端 INHin 受上一級(jí)比例乘法器的禁止輸出端 INHout 控制，因此每當(dāng)輸入K(K=10)個(gè)時(shí)鐘脈沖時(shí)，對(duì)于第二級(jí)比例乘法器，只允許進(jìn)入一個(gè)時(shí)鐘脈沖，所以在輸入 2K 個(gè)時(shí)鐘脈沖下，比例乘法器輸 出 8100inF?個(gè)脈沖。 ST 端為選通端，在 ST 為 0 時(shí)允許脈沖輸出。在并行連接方式時(shí)，對(duì)于第一級(jí)比例乘法器 n為 1。 元件例化 CLK_DIV: fre_div PORT MAP( 輸入時(shí)鐘 FIN = clk, 分頻系數(shù) BCD1 = bcd1, BCD2 = bcd2, BCD3 = bcd3, BCD4 = bcd4, BCD5 = bcd5, BCD6 = bcd6, BCD7 = bcd7, BCD8 = bcd8, 分頻時(shí)鐘 FOUT = fout )。139。 bcd6 = databus(3 DOWNTO 0)。 FWORD2 寄存器使能 IF f2_en = 39。 bcd7 = 0000。 END IF。039。 data_en=39。 f2_en = 39。 f4_en = 39。 data_en=39。 f2_en = 39。 f4_en = 39。 data_en=39。 f2_en = 39。 f4_en = 39。 data_en=39。 f2_en = 39。 data_en=39。 f2_en = 39。 END IF。 高狀態(tài) (10) WHEN wr_low = wrclock_reg = 39。139。 wr_state = wr_idle。 讀 /寫狀態(tài) (10) WHEN DATA_LAUNCH = 回到空閑狀態(tài) next_state = IDLE。139。 THEN next_state = STROBE。 END PROCESS。139。 FWORD2 寄存器使能 SIGNAL f2_en : STD_LOGIC。 狀態(tài)機(jī)信號(hào) SIGNAL wr_state : WR_STATE_TYPE。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 21 SIGNAL bcd5 : STD_LOGIC_VECTOR(3 downto 0)。 CONSTANT FWORD4_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 011。 BCD8 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE rtl of interface IS 元件說(shuō)明 8 個(gè)比例乘法器級(jí)聯(lián) 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 20 COMPONENT fre_div PORT( 輸入時(shí)鐘 FIN : IN STD_LOGIC。 與內(nèi)部模塊接口信號(hào) DDS 掃頻使能 ddsen : OUT STD_LOGIC。 USE 。 第二個(gè)進(jìn)程是狀態(tài)寄存器，同步狀態(tài)。 微控 制器接口模塊的狀態(tài)機(jī)如圖 32所示： (1) IDLE。 FWORD1 對(duì)應(yīng)第一級(jí)和第二級(jí)比例乘法器， FWORD2對(duì)應(yīng)第三級(jí)和第四級(jí)比例乘法器，以此類 推， FWORD4 對(duì)應(yīng)第七級(jí)和第八級(jí)比例乘法器。 微控制器接口模塊 微控制器接口 向 8 位、 16 位、 32 位微處理器級(jí)微控制器提供友好的操作接口，如圖 31所示。 BEGIN 元件例化 INTER_CONTROL: interface PORT MAP( 與微控制器接口信號(hào) 全局復(fù)位 reset = reset, 全局時(shí)鐘 clk = clk, 地址總線 addrbus = addrbus, 數(shù)據(jù)總線 databus = databus, 片選 cs = cs, 地址選通 as = as, 數(shù)據(jù)選通 ds = ds, 與內(nèi)部模塊接口信號(hào) 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書(shū) 13 DDS 掃頻使能 ddsen = ddsen, 經(jīng)比例乘法器分頻后的時(shí)鐘 fclk = fclk, 步長(zhǎng) m = m, 數(shù)據(jù)輸出，送至雙端口 RAM dataout = dataout, 地址輸出，送至雙端口 RAM addrout = addrout, 雙端口 RAM 寫使能 wren= wren, 雙端口 RAM 寫時(shí)鐘 wrclock = wrclock )。 SIGNAL wren : STD_LOGIC。 掃頻使能 ddsen : IN STD_LOGIC。 rdclock : IN STD_LOGIC。 數(shù)據(jù)輸出，送至雙端口 RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 接口信號(hào)說(shuō)明如下： RESET，系統(tǒng)復(fù)位，低電平有效； CS,片選信號(hào)，低電平有效； AS，地址選通信號(hào)，低電平有效； DS，數(shù)據(jù)選通信號(hào)，低電平有效； DATABUS，數(shù)據(jù)總線；寬度為 8位； ADDRBUS，地址總線，寬度為 3位。 由相位累加器位數(shù) n=8，存儲(chǔ)容量 256 8=2048 bit，晶振頻率為 100MHz，可知： (1) 頻率分辨率 8m in 8 8 810 03 90 62 52 10 2 10inout n