【文章內(nèi)容簡(jiǎn)介】 塊的設(shè)計(jì)與實(shí)現(xiàn)。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 15 3 模塊設(shè)計(jì)與實(shí)現(xiàn) 如前面所述，頂層實(shí)體由 3個(gè)模塊構(gòu)成： 微控制器接口模塊、相位累加器模塊及雙端口 RAM 模塊。由 8個(gè)比例乘法器級(jí)聯(lián)組成的分頻器模塊以端口定義的形式例化在微控制器模塊中，屬于后者的子模塊，但是由于比例乘法器的本設(shè)計(jì)中所發(fā)揮的作用很大，加之相關(guān)資料少之又少，為了加深讀者的領(lǐng)悟，決定單獨(dú)作為一節(jié)。 微控制器接口模塊 微控制器接口 向 8 位、 16 位、 32 位微處理器級(jí)微控制器提供友好的操作接口，如圖 31所示。其輸入引腳前面已經(jīng)介紹過(guò)，這里不再重復(fù)?，F(xiàn)在，介紹一下輸出引腳。 圖 31 ddsen：相位累加器使能，有效時(shí)為高電平； fclk：分 頻時(shí)鐘，作為相位累加器的輸入時(shí)鐘； m：相位累加步長(zhǎng)， m=2n ， n=0,1,2, ?， 7； dataout：數(shù)據(jù)輸出，作為 RAM 輸入數(shù)據(jù)； addrout：地址輸出，作為 RAM 輸入地址； wern： RAM 寫使能信號(hào)； wrclock： RAM寫時(shí)鐘信號(hào)。 前面已經(jīng)提到， DDS 內(nèi)部實(shí)現(xiàn)了 6個(gè)寄存器，其中， 4個(gè)位分頻寄存器，河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 16 1 個(gè)位控制寄存器， 1個(gè)位數(shù)據(jù)輸入寄存器，這些寄存器的地址在表 31中。 表 31 寄存器地址 名稱 訪問(wèn)屬性 地址 FWORD1 Write 000 FWORD2 Write 001 FWORD3 Write 010 FWORD4 Write 011 DDSCR Write 100 DATA Write 101 分頻寄存器 （ FWORD1FWORD4) 以 FWORD1 為例，如表 32所示。分頻寄存器用于存儲(chǔ)分頻系數(shù)，分頻模塊由 8 個(gè) BCD 比例乘法器構(gòu)成。每一個(gè)比例乘法器需要 4 位二進(jìn)制碼來(lái)確定分頻系數(shù)， 4 8=32 bit，也就是 4 byte。 FWORD1 對(duì)應(yīng)第一級(jí)和第二級(jí)比例乘法器， FWORD2對(duì)應(yīng)第三級(jí)和第四級(jí)比例乘法器，以此類 推， FWORD4 對(duì)應(yīng)第七級(jí)和第八級(jí)比例乘法器。 表 32 分頻寄存器 FWORD1 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 3BCD1 2BCD1 1BCD1 0BCD1 3BCD2 2BCD2 1BCD2 0BCD2 控制寄存器（ DDSCR) 如表 33 所示，控制寄存器只有 4 位是有意義的， ddsen 為相位累加器使能，當(dāng)其為有效時(shí)（邏輯 1），相位累加器工作，輸出波形。 m m m0 是相位累加步長(zhǎng)控制字，由于系統(tǒng)設(shè)計(jì)中規(guī)定相位累加步長(zhǎng) m=2n ， n=0,1,2, ?， 7，所以使用 3位表示他們足夠了，對(duì)應(yīng)的累加步長(zhǎng)值如表 34所示。 表 33 控制寄存器 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 DDSEN 0 0 0 0 M2 M1 M0 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 17 表 34 m2m1m0 與相位累加步長(zhǎng) m對(duì)照表 m2m1m0 m 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 數(shù)據(jù)輸入寄存器（ DATA） 如表 35 所示，微控制器通過(guò)數(shù)據(jù)輸入寄存器緩沖，將數(shù)據(jù)寫入雙端口 RAM中。復(fù)位時(shí)，地址為 0，每向 DATA 寄存器寫一次數(shù)據(jù)，地址自動(dòng)加 1，直到地址寫滿，自動(dòng)清零，準(zhǔn)備下一次 寫入過(guò)程。這意味著可以重復(fù)多次寫波形數(shù)據(jù)，從而實(shí)現(xiàn)任意波形輸出和動(dòng)態(tài)波形輸出的功能。 表 35 控制寄存器 BIT7 BIT6 BIT5 BIT4 BIT3 BIT2 BIT1 BIT0 DATA7 DATA6 DATA5 DATA4 DATA3 DATA2 DATA1 DATA0 本模塊通過(guò)片選信號(hào)、地址選通信號(hào)、數(shù)據(jù)選通信號(hào)來(lái)鎖定地址和數(shù)據(jù)，當(dāng)片選 信號(hào) CS和地址選通信號(hào) AS有效時(shí)，根據(jù)地址總線內(nèi)容使能對(duì)應(yīng)寄存器。在檢測(cè)到數(shù)據(jù)選通信號(hào) DS 下降沿后，在系統(tǒng)時(shí)鐘的上升沿將數(shù)據(jù)寫入選中的寄存器中。 微控 制器接口模塊的狀態(tài)機(jī)如圖 32所示： (1) IDLE。當(dāng)系統(tǒng)上電或復(fù)位后，微控制器接口處于此狀態(tài)。此狀態(tài)等待片選信號(hào)有效和 AS信號(hào)的下降沿，當(dāng)條件滿足時(shí)，狀態(tài)機(jī)切換到 STROBE 狀態(tài)。 (2) STROBE。當(dāng)片選信號(hào)有效時(shí)，狀態(tài)機(jī)在此狀態(tài)等待，直到 DS 信號(hào)出現(xiàn)下降時(shí)沿，切換到 DATA_LAUNCH 狀態(tài)；當(dāng)片選信號(hào)無(wú)效時(shí)，狀態(tài)機(jī)切換到 IDLE狀態(tài)。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 18 (3) DATA_LAUNCH。 此狀態(tài)只持續(xù) 1個(gè)時(shí)鐘周期，在時(shí)鐘上升沿寫入數(shù)據(jù)，返回 IDLE 狀態(tài)。 圖 32 微控制器接口狀態(tài)機(jī) 文件 interface 內(nèi)部的各進(jìn)程說(shuō)明： 第一個(gè)進(jìn)程延遲信號(hào)，目的是檢測(cè)信號(hào)跳變。 第二個(gè)進(jìn)程是狀態(tài)寄存器，同步狀態(tài)。 第三個(gè)進(jìn)程是主狀態(tài)機(jī)。 第四個(gè)進(jìn)程是寫 RAM 狀態(tài)機(jī)。 第五個(gè)進(jìn)程根據(jù)地址譯碼，使能對(duì)應(yīng)寄存器。 第六個(gè)進(jìn)程根據(jù)使能，寫對(duì)應(yīng)寄存器。 描述微控制器接口模塊的 VHDL 程序如下： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY interface IS port( 與微控制器接口信號(hào) 全局復(fù)位 reset : IN STD_LOGIC。 全局時(shí)鐘 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 19 clk : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 片選 cs : IN STD_LOGIC。 地址選通 as : IN STD_LOGIC。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 與內(nèi)部模塊接口信號(hào) DDS 掃頻使能 ddsen : OUT STD_LOGIC。 經(jīng)比例乘法器分頻后的時(shí)鐘 fclk : OUT STD_LOGIC。 步長(zhǎng) m : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)輸出，送至雙端口 RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 地址輸出，送至雙端口 RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 雙端口 RAM 寫使能 wren: OUT STD_LOGIC。 雙端口 RAM 寫時(shí)鐘 wrclock : OUT STD_LOGIC )。 END interface。 ARCHITECTURE rtl of interface IS 元件說(shuō)明 8 個(gè)比例乘法器級(jí)聯(lián) 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 20 COMPONENT fre_div PORT( 輸入時(shí)鐘 FIN : IN STD_LOGIC。 分頻系數(shù) BCD1 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD2 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD3 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD5 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD6 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD7 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD8 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 分頻時(shí)鐘 FOUT : OUT STD_LOGIC )。 END COMPONENT。 常數(shù)聲明 CONSTANT RESET_ACTIVE : STD_LOGIC := 39。039。 CONSTANT FWORD1_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 000。 CONSTANT FWORD2_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 001。 CONSTANT FWORD3_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 010。 CONSTANT FWORD4_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 011。 CONSTANT DDSCR_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 100。 CONSTANT DATA_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 101。 信號(hào)聲明 SIGNAL as_delay : STD_LOGIC。 SIGNAL ds_delay : STD_LOGIC。 SIGNAL bcd8 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd7 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd6 : STD_LOGIC_VECTOR(3 downto 0)。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 21 SIGNAL bcd5 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd4 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd3 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd2 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL bcd1 : STD_LOGIC_VECTOR(3 downto 0)。 狀態(tài)機(jī)定義 TYPE STATE_TYPE IS (IDLE,STROBE,DATA_LAUNCH)。 狀態(tài)機(jī)信號(hào) SIGNAL prs_state, next_state : STATE_TYPE。 狀態(tài)機(jī)定義 TYPE WR_STATE_TYPE IS (wr_idle,wr_high,wr_low)。 狀態(tài)機(jī)信號(hào) SIGNAL wr_state : WR_STATE_TYPE。 SIGNAL DDSCR_reg : STD_LOGIC_VECTOR(7 downto 0)。 SIGNAL wrclock_reg : STD_LOGIC。 SIGNAL wren_reg : STD_LOGIC。 SIGNAL ramaddress : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL ramdata : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL fout : STD_LOGIC。 FWORD1 寄存器使能 SIGNAL f1_en : STD_LOGIC。 FWORD2 寄存器使能 SIGNAL f2_en : STD_LOGIC。 FWORD3 寄存器使能 SIGNAL f3_en : STD_LOGIC。 FWORD4 寄存器使能 SIGNAL f4_en : STD_LOGIC。 DDSCR 寄存器使能 SIGNAL cr_en : STD_LOGIC。 DDSDATA寄存器使能 SIGNAL data_en : STD_LOGIC。 河南理工大學(xué)畢業(yè)設(shè)計(jì)（論文）說(shuō)明書 22 BEGIN Delayed Signals Detection Process 檢測(cè)延遲信號(hào) Delay_Signals_Proc: PROCESS(reset,clk) BEGIN IF(reset = RESET_ACTIVE) THEN as_delay = 39。139。 ds_delay = 39。139。 E