【文章內容簡介】 計數器 74HC4511 組成，最大計 數值為 9999Hz 。由于計數器受控制門控制，每次計數只在 JK 觸發(fā)器 Q 端為高電平時進行。當 JK 觸發(fā)器 Q 端跳變至低電平時，端的由低電平向高電平跳變，此時， 8D 鎖存器 74HC374 （上升沿有效）將計數器的輸出數據鎖存起來送顯示譯碼器。計數結果被鎖存以后，即可對計數器清零。由于 74HC4518 為異步高電平清零，所以將 JK 觸發(fā)器的 同 100Hz 脈沖信號“與”后的輸出信號作為計數器的清零脈沖。由此保證清零是在數據被有效鎖存一段時間（ 10mS ）以后再進行。 系統(tǒng)硬件電路的設計 5 第 三 章 系統(tǒng)硬件電路的設計 設計并制作出一種數字頻率計，其技術指標如下： （ 1）頻率測量范圍： 10 ～ 9999Hz 。 （ 2）輸入電壓幅度 300mV 。 （ 3）輸入信號波形：任意周期信號。 （ 4）顯示位數： 4 位。 （ 5）電源： 220V 、 50Hz 所需儀器儀表 示波器、音頻信 號發(fā)生器、邏輯筆、萬用表、數字集成電路測試儀、直流穩(wěn)壓電源。 從數字頻率計的基本原理出發(fā)，根據設計要求，得到如圖 所示的電路框圖。 下面介紹框圖中各部分的功能及實現方法 電源與整流穩(wěn)壓電路 框圖中的電源采用 50Hz 的交流市電。市電被降壓、整流、穩(wěn)壓后為整個系統(tǒng)提供直流電源。系統(tǒng)對電源的要求不高，可以采用串聯式穩(wěn)壓電源電路來實現。 全波整流與波形整形電路 本頻率計采用市電頻率作為標準頻率，以獲得穩(wěn)定的基準時間。按國家標準，市電的頻率漂移不能超過 ，即在 1 ％的范圍內。用它作普通頻率計的基準信號完全能滿足系統(tǒng)的要求。全波整流電路首先對 50Hz 交流市電進行全波整流，得到如圖 1 所示 100Hz 淮安信息職業(yè)技術學院畢業(yè)設計論文 6 圖 1 數字頻率計框圖 的全波整流波形。波形整形電路對 100Hz 信號進行整形，使之成為如圖 2 所示 100Hz 的矩形波。 圖 2 全波整流與波形整形電路的輸出波形 波形整形可以采用過零觸發(fā)電路將全波整流波形變?yōu)榫匦尾?，也可采用施密特觸發(fā)器進行整形 。 分頻器 分頻器的作用是為了獲得 1S 的標準時間。電路首先對圖 1 所示的 100Hz 信號進行 100 分頻得到如圖 2（ a ）所示周期為 1S 的脈沖信號。然后再進行二分頻得到如圖 （ b ）所示占空比為 50 ％脈沖寬度為 1S 的方波信號，由此獲得測量頻率的基準時間。利用此信號去打開與關閉控制門，可以獲得在 1S 時間內通過控制門的被測脈沖的數目。 分頻器可以采用第 5 章介紹過的方法，由計數器通過計數獲得。二分頻可以采用 觸發(fā)器來實現。 信號放大、波形整形電路 為了 能測量不同電平值與波形的周期信號的頻率，必須對被測信號進行放大與整形處 理， 系統(tǒng)硬件電路的設計 7 圖 3 分頻器的輸出波形 使之成為能被計數器有效識別的脈沖信號。信號放大與波形整形電路的作用即在于此。信號放大可以采用一般的運算放大電路，波形整形可以采用施密特觸發(fā)器 。 控制門 控制門用于控制輸入脈沖是否送計數器計數。它的一 個輸入端接標準秒信號，一個輸入端接被測脈沖?？刂崎T可以用與門或或門來實現。當采用與門時，秒信號為正時進行計數，當采用或門時，秒信號為負時進行計數。 計數器 計數器的作用是對輸入脈沖計數。根據設計要求，最高測量頻率為 9999Hz ，應采用 4 位十進制計數器。可以選用現成的 10 進制集成計數器。 鎖存器 在確定的時間（ 1S ）內計數器的計數結果（被測信號頻率）必須經鎖定后才能獲得穩(wěn)定的顯示值。鎖存器的作用是通過觸發(fā)脈沖控制，將測得的數據寄存起來，送顯示譯碼器。鎖存器可以采用一 般的 8 位并行輸入寄存器，為使數據穩(wěn)定，最好采用邊沿觸發(fā)方式的器件。 顯示譯碼器與數碼管 顯示譯碼器的作用是把用 BCD 碼表示的 10 進制數轉換成能驅動數碼管正常顯示的段信號，以獲得數字顯示。 選用顯示譯碼器時其輸出方式必須與數碼管匹配。 淮安信息職業(yè)技術學院畢業(yè)設計論文 8 第 四 章 軟件設計 頻率計共分四檔： 一檔： 0 ～ 9999Hz ； 二檔： 10 ～ ； 三檔： ～ ； 四檔： ～ ； 在此頻率計的換檔程序 設計中，突破了以往常用的改變閘門時間的方法，使自動換檔的實現簡單可靠。 總體框圖如圖 1 所示 （ 1） 模塊 FEN 見圖 ，通過對 4MHz 時鐘進行分頻以獲得 Hz 時鐘，為核心模塊 CORNA 提供 1 ｓ 的閘門時間。 library ieee。 use 。 entity fen is port(clk:in std_logic。 q:out std_logic)。 end fen。 architecture fen_arc of fen is begin process(clk) variable t: integer range 0 to 3999999。 variable x:std_logic。 variable x:std_logic。 begin if clk39。event and clk=39。139。then if t3999999 then t:=t+1。 else t:=0。 x:=not x。 end if。 end if。 q=x。 end process。 end fen_arc。 （ 2） 模塊 SEL 見圖 ，該模塊產生數碼管的片選信號。 軟件設計 9 library ieee。 use 。 use 。 entity sel is port(clk:in std_logic。 sel:out std_logic_vector(2 downto 0))。 end sel。 architecture sel_arc of sel is begin process(clk) variable t:std_logic_vector(2 downto 0)。 begin if clk39。event and clk=39。139。then t:=t+1。 end if。 sel=t。 end process。