【正文】 fff? ? ? ? ??? Hz (2) 最高合成頻率 m a x 100 5022inout ff ? ? ?MHZ 前面講過，這僅是理論值，實際中與具體電路 (D/A，濾波器 )有關。 河南理工大學畢業(yè)設計（論文）說明書 6 2 系統(tǒng)設計 本章所需要設計 的直接數(shù)字頻率合成系統(tǒng)與前面介紹的 DDS原理完全一致。數(shù)字相位累加器是優(yōu)良的線性數(shù)字增值發(fā)生器。 DDS 具有以下特點： (1) 頻率分辨率高。 相位累加器的輸出數(shù)據(jù)作為波形查找表地址，進行波形的相位 — 幅值的轉(zhuǎn)換，即可在給定的時間上確定輸出波形的抽樣幅值，如圖 14所示。但是，它也有一個致命的缺點，就是在高分辨率情況下，換頻速度較慢。 河南理工大學畢業(yè)設計（論文）說明書 IV 目錄 1 DDS原理 ..................................... 1 直接模擬（ DAS） ........................... 1 間接式頻率合成（ PLL） ..................... 1 直接數(shù)字頻率合成（ DDS） .................... 2 2 系統(tǒng)設計 .................................... 6 微控制器接口模塊 .......................... 8 相 位累加寄存器 ............................ 8 雙端口 RAM ................................ 8 3 模塊設計與實現(xiàn) .............................. 15 微控制器接口模塊 ......................... 15 分頻寄存器（ FWORD1FWORD4) ............ 16 控制寄存器（ DDSCR) .................... 16 數(shù)據(jù)輸入寄存器（ DATA） ................ 17 比例乘法器模塊 ........................... 31 相位累加器模塊 ........................... 37 雙端口 RAM 模塊 ........................... 39 致 謝 ...................................... 48 參考文獻 .................................... 49 河南理工大學畢業(yè)設計（論文）說明書 1 1 DDS 原理 顧名思義頻率合成技術，就是能從一個高穩(wěn)定和準確度的標準頻率中產(chǎn)生千百萬個同一高穩(wěn)定度和準確度的頻率。 本文介紹了直接數(shù)字頻率合成器的基本組成及設計原理，給出了基于 FPGA 的具體設計方案及編程實現(xiàn)方法。 DDS 是產(chǎn)生高精度、快速頻率變換、輸出波形失真小的優(yōu)先選用技術。 鎖相環(huán)是一個相位誤差反饋控制系統(tǒng)，它比較輸入信號和壓控振蕩器經(jīng)分頻后輸出信號之間的相位差，從而產(chǎn)生誤差控制電壓來調(diào)整壓控制振蕩器的輸出頻 率，以達到與輸入信號倍頻的關系。其系統(tǒng)的核心是相位累加器，它由一個累加器和一個 n 位相位寄存分頻器 鑒相器 壓控振蕩器 低通濾波器 合成頻率 參考頻率 低通濾波器 m inf outf 相位累加器 波形查找表 D/A 河南理工大學畢業(yè)設計（論文）說明書 3 器組成（ 也可用帶有輸出鎖存的累加器代替 ） ，如圖 13 所示。對 D/A 輸出的階梯波 S(t)進行頻譜分析，可知 S(t)中除了主頻 outf 外，還存在分布在 inf ， 2inf ??兩邊177。其中， 信號處理的時延與時鐘周期相關。 根據(jù)前面的講述，可以得到一下公式： 2nout inTTm??????? 2 inout nff m? ? 2inout nff? ? max 2out ff ? 其 中， outT 是輸出波形的周期， n是相位累加器位數(shù)， m是相位累加器步長，inT 是輸入波形周期。何不從 inf 入手， 對 inf 實現(xiàn)任意可分頻，利用降低 inf 來換取高分辨率呢？ 事實證明，使用比例乘法器是可行的，經(jīng)過 8級 BCD比例乘法器的分頻，分頻比達到 810:1 ，例如，晶振頻率為 100MHz，經(jīng)過分頻 inf 可以是 81~10 Hz 任意整數(shù)頻率，整個分頻模塊僅消耗 65個宏單元。 相位累加寄存器 相位累加寄存器是系統(tǒng)的核心模塊，使用經(jīng)過分頻器分頻后的時鐘，范圍相當寬廣。 ENTITY dds IS PORT( 與微控制器接口信號 全局復位 reset : IN STD_LOGIC。 END dds。 與內(nèi)部模塊接口信號 DDS 掃頻使能 ddsen : OUT STD_LOGIC。 雙端口 RAM COMPONENT ramdp PORT( 河南理工大學畢業(yè)設計（論文）說明書 11 wren: IN STD_LOGIC。 END COMPONENT。 END COMPONENT。 SIGNAL addrout : STD_LOGIC_VECTOR(7 DOWNTO 0)。讀者可能暫時還不能理解整個系統(tǒng)的工作原理，這里只需了解系統(tǒng)的輪廓即可，后面會詳細介紹各模塊的設計與實現(xiàn)。 表 31 寄存器地址 名稱 訪問屬性 地址 FWORD1 Write 000 FWORD2 Write 001 FWORD3 Write 010 FWORD4 Write 011 DDSCR Write 100 DATA Write 101 分頻寄存器 （ FWORD1FWORD4) 以 FWORD1 為例，如表 32所示。這意味著可以重復多次寫波形數(shù)據(jù)，從而實現(xiàn)任意波形輸出和動態(tài)波形輸出的功能。 河南理工大學畢業(yè)設計（論文）說明書 18 (3) DATA_LAUNCH。 描述微控制器接口模塊的 VHDL 程序如下： LIBRARY IEEE。 片選 cs : IN STD_LOGIC。 雙端口 RAM 寫使能 wren: OUT STD_LOGIC。 BCD5 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 CONSTANT FWORD1_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 000。 SIGNAL bcd8 : STD_LOGIC_VECTOR(3 downto 0)。 狀態(tài)機定義 TYPE STATE_TYPE IS (IDLE,STROBE,DATA_LAUNCH)。 SIGNAL ramdata : STD_LOGIC_VECTOR(7 DOWNTO 0)。 河南理工大學畢業(yè)設計（論文）說明書 22 BEGIN Delayed Signals Detection Process 檢測延遲信號 Delay_Signals_Proc: PROCESS(reset,clk) BEGIN IF(reset = RESET_ACTIVE) THEN as_delay = 39。 Status Register Process 狀態(tài)寄存器 同步狀態(tài) State_Register_Proc: PROCESS (clk, reset) BEGIN IF reset = RESET_ACTIVE THEN prs_state = IDLE。039。 THEN IF ds = 39。 END IF。 wrclock_reg = 39。 IF prs_state = DATA_LAUNCH THEN IF data_en = 39。 低狀態(tài) (01) WHEN wr_high = 產(chǎn)生 wr 上升沿 wrclock_reg = 39。 END IF。 addrout = ramaddress。039。039。039。139。039。039。039。039。039。039。139。039。 f2_en = 39。 data_en=39。 bcd4 = 0000。 THEN 河南理工大學畢業(yè)設計（論文）說明書 29 bcd1 = databus(7 DOWNTO 4)。 FWORD3 寄存器使能 IF f3_en = 39。 bcd8 = databus(3 DOWNTO 0)。 END PROCESS。 圖 33 微控制器接口模塊的仿真波形 比例乘法器模塊 比例 乘法器分為兩種，一種是 BCD 比例乘法器 (CD4527， J690)，另一種是二進制比例乘法器 (CD4089)。 BCD計數(shù)器采用 5— 4— 2— 1 碼編碼，計數(shù)器中的技術單元采用 T 型觸 發(fā)器。 河南理工大學畢業(yè)設計（論文）說明書 34 圖 34 BCD 比例乘法器 CD4527 河南理工大學畢業(yè)設計（論文）說明書 35 下面舉 2 個 BCD 比例乘法器 CD4527 級聯(lián)時的例子，如圖 35 所示。 描述相位累加器模塊的 VHDL 程序 LIBRARY IEEE。 河南理工大學畢業(yè)設計（論文）說明書 38 讀 RAM 時鐘 rdclock : OUT STD_LOGIC。 BEGIN PROCESS(reset,fclk,ddsen,m) BEGIN IF reset = RESET_ACTIVE THEN rdaddress_reg = 000000000。 END IF。039。設計者根據(jù)自己的需要，選取參數(shù)，定制模塊，十分輕松地將其加入到自己的設計中，無異于 邀請優(yōu)秀的 EDA 工程師加入。 m。 rden = ddsen。139。 讀 RAM 地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 USE 。 則 1 9()10 inOUT F?? 2 98( ) ( )1 0 1 0 0 inO U T F? ? ? 第一級比例乘法器 輸出端 OUT 取得1 9()10 inOUT F??的輸出脈沖數(shù)，并將此輸出送入第二級比例乘法器的擴展級聯(lián)端，因此在第二級比例乘法器的輸出端輸出的脈沖 數(shù)包含了從擴展級聯(lián)端輸入的 910inF?個 脈沖，和該位自身的比例輸出8100 inF? 個脈沖兩部分。 SET9 是置“ 9”端，在 SET9 為 1 時，計數(shù)器置 9(1001)。輸出脈沖序列的多少取決于一個可變的數(shù) X(BCD 碼或二進制碼 )與運算系數(shù) nK 和輸入時鐘 inf 的運算關系，表示為 ： , ( 0 1)in nnfx xN KK?? ? ? 因而輸出脈沖 數(shù)總是比 inf 小或是等于 inf ，式中的 nK 是運算系數(shù)， K 值在BCD比例乘法器中為 10，在二進制比例乘法器中為 16， n為運算級數(shù)。 m 是相位累加器的計數(shù)步長 000 1 001 2 010 4 011 8 100 16 101 32 110 64 111 128 河南理工大學畢業(yè)設計（論文）說明書 30 WITH DDSCR_reg(2 DOWNTO 0) SELECT m = 00000001 WHEN 000, 00000010 WH