【正文】 這些宏模塊可通過原理圖調(diào)用或者 HDL 語言例化，使得基于 EDA 的電子系統(tǒng)設(shè)計效率大大提高。 rdaddress = rdaddress_reg(7 DOWNTO 0)。 m_reg = 39。 rdclock = fclk WHEN ddsen = 39。 END IF。 THEN IF rdaddress_reg = 100000000 THEN rdaddress_reg = m_reg。 SIGNAL rdaddress_reg : STD_LOGIC_VECTOR(8 DOWNTO 0)。 END phasesum。 相位累加步長 m : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 圖 37 8 個 BCD 比例乘法器級聯(lián)仿真波形之一 圖 38 8 個 BCD 比例乘法器級聯(lián)仿真波形之二 相位累加器模塊 在本設(shè)計中， 相位累加器位數(shù)為 8 為，輸出相位碼序列，作為 RAM 的尋址地址，由于程序比較簡單，不再過多描述。后一部分的輸出 8100 inF? 是由于第二級比例乘法器的禁止輸入端 INHin 受上一級比例乘法器的禁止輸出端 INHout 控制，因此每當(dāng)輸入K(K=10)個時鐘脈沖時，對于第二級比例乘法器，只允許進入一個時鐘脈沖，所以在輸入 2K 個時鐘脈沖下，比例乘法器輸 出 8100inF?個脈沖。應(yīng)該注意到， CC4527(J690)電路中的計數(shù)器是在輸入時鐘脈沖 Fin 的上升沿計， 而電路的輸出端 OUT 在輸入時鐘的下降沿同步輸出。 ST 端為選通端，在 ST 為 0 時允許脈沖輸出。 CD4527 主要由兩部分組成，即 BCD 計數(shù)器和比例輸出控制電路組成。在并行連接方式時，對于第一級比例乘法器 n為 1。作用是設(shè)置分頻器系數(shù)位 100： 1，可以看到下面的 fclk 信號輸出與系統(tǒng)時鐘 clk 之間 的關(guān)系；然后，向 DDSCR(地址為 100)寫數(shù)據(jù) 3，查表 34 可知，設(shè)置相位累加系數(shù) m=8；最后，向數(shù)據(jù)輸入寄存器 DATA(地址 101)連續(xù)寫數(shù)據(jù)，1,2? ，可以看到寫使能信號 wren，寫時鐘信號 wrclock 以及數(shù)據(jù)輸出、地址輸出信號的波形。 元件例化 CLK_DIV: fre_div PORT MAP( 輸入時鐘 FIN = clk, 分頻系數(shù) BCD1 = bcd1, BCD2 = bcd2, BCD3 = bcd3, BCD4 = bcd4, BCD5 = bcd5, BCD6 = bcd6, BCD7 = bcd7, BCD8 = bcd8, 分頻時鐘 FOUT = fout )。 END IF。139。 THEN bcd7 = databus(7 DOWNTO 4)。 bcd6 = databus(3 DOWNTO 0)。 END IF。 FWORD2 寄存器使能 IF f2_en = 39。139。 bcd7 = 0000。 bcd3 = 0000。 END IF。039。039。039。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 AND as = 39。 data_en=39。 f4_en = 39。 f2_en = 39。 dataout = ramdata。 END IF。139。 高狀態(tài) (10) WHEN wr_low = wrclock_reg = 39。 END IF。139。039。 wr_state = wr_idle。039。 讀 /寫狀態(tài) (10) WHEN DATA_LAUNCH = 回到空閑狀態(tài) next_state = IDLE。 THEN next_state = STROBE。139。039。 THEN next_state = STROBE。 THEN 片選 ,低有 ? IF as = 39。 END PROCESS。 END PROCESS。139。 DDSDATA寄存器使能 SIGNAL data_en : STD_LOGIC。 FWORD2 寄存器使能 SIGNAL f2_en : STD_LOGIC。 SIGNAL ramaddress : STD_LOGIC_VECTOR(7 DOWNTO 0)。 狀態(tài)機信號 SIGNAL wr_state : WR_STATE_TYPE。 SIGNAL bcd1 : STD_LOGIC_VECTOR(3 downto 0)。 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 21 SIGNAL bcd5 : STD_LOGIC_VECTOR(3 downto 0)。 SIGNAL ds_delay : STD_LOGIC。 CONSTANT FWORD4_ADDR : STD_LOGIC_VECTOR(2 downto 0) := 011。039。 BCD8 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 BCD4 : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE rtl of interface IS 元件說明 8 個比例乘法器級聯(lián) 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 20 COMPONENT fre_div PORT( 輸入時鐘 FIN : IN STD_LOGIC。 地址輸出，送至雙端口 RAM addrout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 與內(nèi)部模塊接口信號 DDS 掃頻使能 ddsen : OUT STD_LOGIC。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 USE 。 第六個進程根據(jù)使能，寫對應(yīng)寄存器。 第二個進程是狀態(tài)寄存器，同步狀態(tài)。當(dāng)片選信號有效時，狀態(tài)機在此狀態(tài)等待，直到 DS 信號出現(xiàn)下降時沿，切換到 DATA_LAUNCH 狀態(tài)；當(dāng)片選信號無效時，狀態(tài)機切換到 IDLE狀態(tài)。 微控 制器接口模塊的狀態(tài)機如圖 32所示： (1) IDLE。復(fù)位時，地址為 0，每向 DATA 寄存器寫一次數(shù)據(jù)，地址自動加 1，直到地址寫滿，自動清零，準(zhǔn)備下一次 寫入過程。 FWORD1 對應(yīng)第一級和第二級比例乘法器， FWORD2對應(yīng)第三級和第四級比例乘法器，以此類 推， FWORD4 對應(yīng)第七級和第八級比例乘法器。 前面已經(jīng)提到， DDS 內(nèi)部實現(xiàn)了 6個寄存器，其中， 4個位分頻寄存器，河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 16 1 個位控制寄存器， 1個位數(shù)據(jù)輸入寄存器，這些寄存器的地址在表 31中。 微控制器接口模塊 微控制器接口 向 8 位、 16 位、 32 位微處理器級微控制器提供友好的操作接口，如圖 31所示。 圖 22是頂層實體仿真波形，由圖中可以看到，首先，向地址為 000 的寄存器寫數(shù)據(jù) 00010000，表示將晶振頻率 10分頻，然后向地址為 100 的寄存器寫數(shù)據(jù) 10000000，表示相位累加器使能，隨后，輸出波形。 BEGIN 元件例化 INTER_CONTROL: interface PORT MAP( 與微控制器接口信號 全局復(fù)位 reset = reset, 全局時鐘 clk = clk, 地址總線 addrbus = addrbus, 數(shù)據(jù)總線 databus = databus, 片選 cs = cs, 地址選通 as = as, 數(shù)據(jù)選通 ds = ds, 與內(nèi)部模塊接口信號 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 13 DDS 掃頻使能 ddsen = ddsen, 經(jīng)比例乘法器分頻后的時鐘 fclk = fclk, 步長 m = m, 數(shù)據(jù)輸出，送至雙端口 RAM dataout = dataout, 地址輸出，送至雙端口 RAM addrout = addrout, 雙端口 RAM 寫使能 wren= wren, 雙端口 RAM 寫時鐘 wrclock = wrclock )。 SIGNAL dataout : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL wren : STD_LOGIC。 讀 RAM 地址 rdaddress:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 掃頻使能 ddsen : IN STD_LOGIC。 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 rdclock : IN STD_LOGIC。 END COMPONENT。 數(shù)據(jù)輸出，送至雙端口 RAM dataout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 數(shù)據(jù)選通 ds : IN STD_LOGIC。 地址總線 addrbus : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數(shù)據(jù)輸出，送至 D/A轉(zhuǎn)換器 q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 數(shù)據(jù)總線 databus : IN STD_lOGIC_VECTOR(7 DOWNTO 0)。 河南理工大學(xué)畢業(yè)設(shè)計（論文）說明書 9 USE 。 接口信號說明如下： RESET，系統(tǒng)復(fù)位，低電平有效； CS,片選信號，低電平有效； AS，地址選通信號，低電平有效； DS，數(shù)據(jù)選通信號，低電平有效； DATABUS，數(shù)據(jù)總線；寬度為 8位； ADDRBUS，地址總線，寬度為 3位。此外， 8 級比例乘法器組成的分頻模塊以端口映射的方式例化在控制器接口模塊中，對外輸出參考時鐘頻率 fclk。 由相位累加器位數(shù) n=8，存儲容量 256 8=2048 bit，晶振頻率為 100MHz，可知： (1) 頻率分辨率 8m in 8 8 810 03 90 62 52 10 2 10inout n fff? ? ? ? ??? Hz (2) 最高合成頻率 m a x 100 5022inout ff ? ? ?MHZ 前面講過，這僅是理論值，實際中與具體電路 (D/A，濾波器 )有關(guān)。但是，增加相位累加器的位數(shù) n 將使加法算法過于龐大，消耗驚人的