【正文】 到的器件較多，連線比較復雜，而且會產(chǎn)生比較大的延時，造成測量誤差、可靠性差，隨著復雜可編程邏輯器件（CPLD）的廣泛應用，以EDA工具作為開發(fā)手段，運用VHDL語言，將使整大大簡化，提高整體個系統(tǒng)的性能和可靠性；它是計算機、通信設備、音頻視頻等科研生產(chǎn)領域不可缺少的測量儀器。采用VHDL編程設計實習的多功能數(shù)字頻率計，具有體積小，可靠性高，功耗低的特點；整個系統(tǒng)非常精簡，且具有靈活的現(xiàn)場可更改性。 國內外發(fā)展現(xiàn)狀及研究概況當今社會，隨著科技的進步，電子技術得到了飛速的發(fā)展與應用，數(shù)字系統(tǒng)的設計也有了很大的進步，如今運行速度快、在功能更加強大的基礎上更加便于使用攜帶成了發(fā)展的方向。 常用數(shù)字頻率計的測量方法全同步頻率測量法：在給出參考閘門信號后，通過一個脈沖同步檢測器檢測被測信號脈沖沿和標準時鐘信號脈沖沿的同步信息，當它們同步就開始計時；參考閘門關閉后，亦檢測被測信號脈沖沿和標準時鐘信號脈沖沿的同步信息，當它們同步則停止計時。這種方法在一個時鐘周期內即可完成一個完整的除法運算，雖然速度較高，但對于多字節(jié)除法運算，不僅程序復雜，而且占用資源較多。根據(jù)頻率計的系統(tǒng)原理框圖，運用自頂向下的設計思想，設計的系統(tǒng)頂層電路圖。用VHDL設計的最大優(yōu)點是設計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的與工藝有關的因素花費過多的時間和精力。（3）配置:用于從庫中選取不同單元(器件)來組成系統(tǒng)設計的不同版本。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。Quartus(R) II 軟件中的工程由所有設計文件和與設計有關的設置組成。傳統(tǒng)的數(shù)字系統(tǒng)設計只能對電路板進行設計，通過設計電路板來實現(xiàn)系統(tǒng)功能[4]。 “自頂向下”與“自頂向上”的設計方法過去，電子產(chǎn)品設計的基本思路一直是先選用標準通用集成電路片，再由這些芯片和其他元件自下而上的構成電路、子系統(tǒng)和系統(tǒng)。電子系統(tǒng)的設計方法也由過去的那種集成電路廠家提供通用芯片，整機系統(tǒng)用戶采用這些芯片組成電子系統(tǒng)的“bottomup”(自底向上)方法改變?yōu)橐环N新的“topdown”(自頂向下)設計方法[7]。每一個EP1C3T器件均包括一個嵌入式陣列和一個邏輯陣列，因而設計人員可輕松地開發(fā)集存貯器、數(shù)字信號處理器及特殊邏輯等強大功能于一身的芯片。如果我們能在給定的1S時間內對信號波形計數(shù)，并將計數(shù)結果顯示出來，就能讀取被測信號的頻率。當使能信號為高電平時允許計數(shù)，為低電平時停止計數(shù)，并保持其所計脈沖個數(shù)。當高電平時計數(shù)允許，低電平時計數(shù)禁止。T法是通過測量被測信號的周期然后換算出被測信號的頻率。這個問題成為限制測量精度提高的一個重要原因。鎖存與譯碼顯示電路的功能是對四位BCD碼進行鎖存，并轉換為對應的4組七段碼，用于驅動數(shù)碼管。 （1）時基的設計 輸入信號是隨意的，沒法預知其頻率是多少，如何選取頻率計提供的基準信號是關鍵。這樣可以直接通過七段譯碼器進行顯示。有一時鐘使能輸入端ENA，用于鎖定計數(shù)值。將四個十進制計數(shù)器CNT10級聯(lián)起來實現(xiàn)4 位十進制計數(shù)功能 。 測頻控制信號發(fā)生器的功能模塊圖頻率計的關鍵是設計一個測頻率控制信號發(fā)生器，產(chǎn)生測量頻率的控制時序。它主要的指標在于計數(shù)器的位數(shù)，常見的有3位和4位的。 信號上升沿到來時將對輸入到內部的 CNT10 計數(shù)信號進行鎖存。 數(shù)碼管譯碼的功能模塊數(shù)碼譯碼主要是用來完成各種碼制之間的轉換。CNT計數(shù)產(chǎn)生掃描信號（位碼），LED模塊用于查表產(chǎn)生LED段碼輸出。這次數(shù)字頻率計的涉及到了VHDL語言、Quartus II軟件，EDA技術等。致 謝首先，感謝幫助我完成設計的趙老師以及各位同學，我選擇的論文是數(shù)字頻率計的設計，在論文中我遇到了很多困難，通過這次對EDA課程設計的進一步操作，能更好的在 Quartus II 上進行 VHDL 程序的編譯及各個模塊的仿真， 雖然在實際操作過程中由于粗心造成了程序的缺失和錯誤，但都在老師和同學的幫助下一一解決了。謝謝！參 考 文 獻1 周浩明. :水利電力出版社,1989,10～15.2 陳炳權，曾慶立. :湘潭大學出版社,2004,4～45. 3 吳建新. ,2007, (9)：25～30.4 曹昕燕， ：清華大學出版社,2006,30～45.5 徐志軍，王金明，尹廷輝，徐光輝，蘇勇. EDA ：電子工業(yè)出版社，2009,20～25.6 劉欲曉，方強，黃宛寧. ：電子工業(yè)出版社，2009，11～14.7 ：清華大學出版社,2005, 10～15.8 （EDA）：北京理工大學出版社,2005, 67～70.9 潘松，：科學出版社,2005,25～28.10 ：電子工業(yè)出版社，2007,27～32.11 ：貴州科技出版社,2004,55～58.12 ：電子工業(yè)出版社,2005,17～23.13 ：福建科學技術出版社，2003,156～178.14 ：清華大學出版社,2006,77～81.15 ：河海大學出版社,2005,89～92.16 王紫婷，吳蓉，張彩珍，：蘭州大學出版社，2003年 17 譚會生,：西安電子科技大學出版社，2004年4月18 林敏,:電子工業(yè)出版社，2002年19 李國洪,:機械工業(yè)出版社，2004年7月20 :電子科技大學出版社,2000年2月21 ,1995年6月22 潘松，:電子科技大學出版社，1999年12月23 胡乾斌,李光斌,李玲,：華中科技大學出版社，2006年2月24 ：電子工業(yè)出版社，2002年10月25 （美）Peter ．葛紅，黃河，吳繼明（譯）．VHDL設計指南．北京：機械工業(yè)出版社，2005年6月 26 By Bernard Grob—Electronic circuits and applications Gregg Division—McGrawHill ，1982—02. 27 By Howard Johnson and Martin Graham—HighSpeed Digital Design. Publishing House of Electronics industry ，2003—08 . 附 錄數(shù)字頻率計各部分源程序（1）測頻控制信號發(fā)生器的源程序如下： LIBRARY IEEE。EVENT AND CLKK=39。039。 CNT_EN=DIV2CLK。 COUT:OUT STD_LOGIC)。139。OUTY=CQI。 DIN:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。BEGIN PROCESS(CLK50) VARIABLE Q1 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。)。 IF Q3=24 then Q3 :=(OTHERS=39。 Fre1KHz=F2。END 。 WHEN 0110=DOUT=1111101。 WHEN 1110=DOUT=1111001。 USE USE 。END IF。 wx=11110111。END CASE。 wx=11111110。 Q1,Q2,Q3,Q4：IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 WHEN OTHERS=NULL。 WHEN 1000=DOUT=1111111。 BEGIN PROCESS(DIN) BEGIN CASE DIN IS 0000=DOUT=0111111。END 。)。 END IF。 定義標準邏輯位矢量數(shù)據(jù)類型 VARIABLE Q3 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。ENTITY fenpin IS PORT (CLK50 : IN STD_LOGIC。END REG4B。COUT=NOT(CQI(0) AND CQI(3))。139。ARCHITECTURE ONE OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0):=0000。(2)十進制計數(shù)器CNT10源程序如下。139。THEN DIV2CLK=NOT DIV2CLK。 USE IEEE. 。使用EDA技術開發(fā)頁面的能力也有了很大提高，也使我們把理論與實踐從真正意義上相結合了起來,考驗了我們借助互聯(lián)網(wǎng)絡搜集、查閱相關文獻資料、和組織材料的綜合能力。通過這次畢業(yè)設計實踐鞏固了學過的知識并能夠較好的利用。 數(shù)碼管顯示的功能模塊圖用4個LED將待測頻率顯示出來，將通過十進制計數(shù)器的時鐘信號CLK，輸出為時鐘信號計數(shù)譯碼后的顯示驅動端，在八段LED譯碼為對應的八段二進制編碼，并由數(shù)碼顯示器顯示出來。當LED的輸入為“0X7E”數(shù)碼管就會顯示為“0”，當LED的輸入為“0X06”數(shù)碼管就會顯示為“1”。 四位鎖存器的仿真圖 系統(tǒng)時鐘分頻的功能模塊及仿真 ； 系統(tǒng)時鐘分頻的分頻功能模塊圖 該模塊由系統(tǒng)時鐘分頻模塊[12]為TESTCTL的計數(shù)能使信號TSTEN產(chǎn)生一個1S 脈寬的周期信號，并對頻率計中的 4位十進制計數(shù)器CNT10的 ENA 使能端進行同步控制。