【正文】 ?????? 26 下載和測試???????????????????? 26 下載到 CPLD 芯片上?????????????? 26 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 3 頁 共 58 頁 實 際 測 試 ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? ? 27 結(jié)束語 ????????????????????????? 29 致謝 ??? ????????????????????? 30 參考文獻(xiàn) ???????????????????????? 31 附錄 A 英文文獻(xiàn)原文 ?????????????????? 32 附錄 B 漢語翻譯 ???????????????????? 42 附錄 C 源程序 ???????????????????? 47 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 4 頁 共 58 頁 數(shù)字 頻率計 的 設(shè)計 （ 陜西理工學(xué)院 物理 系 電子信息 科學(xué)與技術(shù) ,班，陜西 漢中 723000） 指導(dǎo)教師： [摘要 ] 本文詳細(xì)闡述了利用 VHDL 硬件描述語言設(shè)計，并在 EDA 工具的幫 助下，用 CPLD 實現(xiàn)數(shù)字頻率計的設(shè)計方法和實現(xiàn)步驟。電子產(chǎn)品正在以前所未有的速度進(jìn)行著革新，主要表現(xiàn)在大規(guī)?？删幊踢壿嬈骷膹V泛應(yīng)用。完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒?。在原理圖設(shè)計階段，可以使用 EDA 中的仿真工具論證設(shè)計的正確性；在芯片設(shè)計階段，可以使用 EDA 中的芯片設(shè)計工具設(shè)計制作芯片的版圖：在電路板設(shè)計階段，可以使用 EDA 中電路板設(shè)計工具設(shè)計多層電路板。從系統(tǒng)設(shè)計入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用 VHDL對電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯，然后在系統(tǒng)一級進(jìn)行驗證，最后再用邏 輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 CPLD器件中去，從而實現(xiàn)可編程的專用集成電路的設(shè)計。設(shè)計中我們初始設(shè)置量程為 1— 9999Hz 若被測信號的頻率超出此范圍，那么由計數(shù)器產(chǎn)生一個溢出信號，進(jìn)入下一量程測量（相應(yīng)的閘門信號、鎖存信號、清零信號、小數(shù)點(diǎn)位也隨之改變），依此類推，最大量程為 這樣就實現(xiàn)了自動量程切換的功能。 二、頻率的定義與標(biāo)準(zhǔn) 生活中的“周期”現(xiàn)象隨處可見。 測量范圍廣 現(xiàn)代科學(xué)技術(shù)中所涉及到的頻率范圍是極其寬廣的，從百分 之 一 赫茲 甚至更低頻率開始，直到 1012赫茲 以上 ， 處于這么寬范圍內(nèi)的頻率都可以做到高精度的測量。由此可見，對頻率測量來講，不同的測量對象與任務(wù)，對其測量精確度的要求十分懸殊。利用電子計數(shù)器測頻率具有精確度高，顯示醒目直觀、測量迅速，以及便于實現(xiàn)測量過程自動化等一系列突出優(yōu)點(diǎn)。例如 10s、 1s、 、 等等。 （ 3) 計數(shù)顯示電路。當(dāng)被測 信號頻率較低時將產(chǎn)生較大誤差，除非閘門時間取得很大。由于此設(shè)計的時基電路部分采用555作為頻率源。如增大量程、提高低頻段的精確度。 表 閘門時間與擋位及數(shù)碼管顯示的對應(yīng)關(guān)系 擋位 閘門時間 顯示形式 1Hz~9999Hz 1s xxxx Hz ~ KHz ~ KHz ~9999KHz MHz 數(shù)字頻率各個模塊的設(shè)計 放大整形電路 計數(shù)器 閘門 鎖存器 控制器 自動量 程轉(zhuǎn)化模塊 譯碼器 分頻器 被測信號 晶 振 復(fù) 位 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 14 頁 共 58 頁 對于輸入幅值較小的周期信號（如正弦波信號、三角波信號），要測其頻率的大小必須加一級放大整形電路，使其變成同頻方波信號。電路圖見圖 。event and clk=39。 輸出閘門時間為 的信號及相對應(yīng)的鎖存和清零信號 when 10= q=p3。 圖 測頻時序電路原理圖 閘門信號與鎖存信號和清零信號的時序關(guān)系如圖 圖 閘門信號與鎖存信號和清零信號的時序關(guān)系圖 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 17 頁 共 58 頁 圖 q1為閘門信號 ； lock1為鎖存信號 ； clr1為清零信號；由圖可以看出當(dāng)閘門信號q1為高電平時允許計數(shù)器計數(shù)，當(dāng)閘門信號 q1為低 電平時計數(shù)器停止計數(shù)，鎖存信號有上升沿把計數(shù)值鎖存起來，接下來清零信號 clk 為高電平使計數(shù)器清零。event and clk=39。 d:process(x1,clk) begin if x139。039。 then lock1=39。 then lock1=39。當(dāng) 閘門信號 door為低電平時，停止計數(shù)此時鎖存信號有一個上升沿，把計數(shù)器的數(shù)值所存起來并送入到掃描電路進(jìn)行顯示。139。r3_1=0。 if (r2_1=9 ) then r3_1=r3_1+1。 end if。play2=r2_1。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。 a~g代表 7 個筆段的驅(qū)動段，亦稱筆段電極， DP 是小數(shù)點(diǎn)。因此， LED 數(shù)碼管屬于電流控制器件，即亮度與正向電流成正比 。顯示 1 when 0010=q=1011011。顯示 9 when others=q=0000000。當(dāng)被測信號的頻率大于 10MHz時， ov為高電平驅(qū)動外接發(fā)光二極管變亮。 圖 系統(tǒng)仿真總圖（三） 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 27 頁 共 58 頁 4. 誤差分析 在測量中，誤差分析計算是不可少的。設(shè)計數(shù)值為 N（處在 T區(qū)間之內(nèi)窄脈沖個數(shù)，圖中 N=4），由圖可見， 12XT NT t t= + 12 XXttNTT輊 犏=+犏臌 （ ） 12XttN T= （ ） T Tx △ t2 △ t1 圖 脈沖計數(shù)誤差示意圖 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 28 頁 共 58 頁 考慮△ t1和△ t2都是不大于 TX的整時間量，由式（ — 3）可以看出（△ t1△ t2）雖然可能為正或為負(fù)，但它們的絕對值不會大于 TX，△ N的絕對值也不會大于 1，即 |△ N|≤ 1。 1誤差為 177。閘門信號是經(jīng)過晶振信號分頻而得。231。鎖定完后重新編譯一次 圖 Device View 窗口 圖 引腳鎖定窗口 （ 2） 首先根據(jù)評估板或 EDA試驗板，確定要實驗的方式和要鎖定的引腳。 實際測試 我們用的是 ALTERA公司的 EPM7128SLC8415 芯片屬于 CPLD 芯片，它僅有 128 個邏輯單元。 （ 3）內(nèi)部電路不同步引起的時序上的延時，及系統(tǒng)本身存在的延時。最初，在設(shè)計過程中采用八位數(shù)碼管直接顯示，且閘門時間采用固定的值。我們對譯碼程序進(jìn)行分析并對數(shù)碼管進(jìn)行檢測發(fā)現(xiàn)數(shù)碼管有幾段一直不亮。 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 34 頁 共 58 頁 致謝 經(jīng)過 三個多月 的忙碌和工作，本次畢業(yè)設(shè)計已經(jīng)接近尾聲，作為一個本科生的畢業(yè)設(shè)計，由于經(jīng)驗的 不足 ，難免有許多考慮不周全的地方，如果沒有導(dǎo)師的督促指導(dǎo)，以及一起工作的同學(xué)們的支持， 想在如此短的時間里完成此次畢設(shè)還是很困難的。 最后感謝我的母校 —陜西理工學(xué)院 四年來對我的大力栽培。 ． [11]王秀霞、鄭繩楦 ． 基于 CPLD自動換檔數(shù)字頻率計的設(shè)計 [J]． 北京：微電子學(xué) .． [12]吳海洲、王文理 ． 基于 VHDL語言的數(shù)字頻率計的設(shè)計 [J]． 保定：現(xiàn)代電 子技術(shù) .． [13]張亦華、延明 ． 數(shù)字電路 EDA 入門 —— VHDL 程序?qū)嵗?[M]． 北京：北京郵電大學(xué)出版社 . 頁． [14]徐志軍、王金明、尹廷輝等 ． EDA 技術(shù)與 PLD 設(shè)計 [M]． 北京：人民郵電出版社 .2020. 220223頁． [15]張常年、王振紅 ． 綜合電子設(shè)計與實踐 [M]． 北京：清華北京郵電大學(xué)出版社 .． [16] F. Azzaro。 張 老師平日里工作繁多，但在畢設(shè)的各 個階段， 查閱資料，設(shè)計 方案 的 論證及確定 ， 開題報告， 中期檢查，后期詳細(xì)設(shè)計， 下載仿真 等整個過程中都給予了我 悉心 的指導(dǎo)。測量范圍為 1Hz~1MHz。但可擴(kuò)展性差，占用系統(tǒng)資源較大對使用者來說讀數(shù)也不方便，且不能實現(xiàn)設(shè)計任務(wù)中自動量程切換的要求。 二、減小測量誤差采取的措施 (1）擴(kuò)大閘門時間或?qū)Ρ粶y信號進(jìn)行倍頻以減小 1177。因此面對現(xiàn)有條件我們只有對此程序進(jìn)行優(yōu)化，在其基本功能不變的情況下盡可能的精簡電路。 5. 2 下載和測試 下載到 CPLD芯片上 選“ MAX+Plus Ⅱ”中的“ Programmer”項。 ○ 2 擴(kuò)大閘門時間 T或倍頻被測信號頻率以減小 1177。 將（ 4. 5）、（ 4. 9）代入式（ 4. 1）得 1 cXX X cfff f T f=? （ ） △ f有可能大于零也有可能小于零，若按最壞的情況考慮，測量頻率德的最大相對誤差寫為 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 29 頁 共 58 頁 1 cXX X cfff f T f驏 247。 1誤差為 177。所以脈沖計數(shù)最大絕對誤差即 177。計數(shù)器測品的測量誤差： 由 =X Nf T得 XXf N Tf N T? ? ??? （ ） 由式（ ）可得電子計數(shù)器測量頻率方法引起的頻率測量相對誤差，有計數(shù)器累加計數(shù)脈沖相對誤差和標(biāo)準(zhǔn)時間相對誤差兩部分組成。當(dāng)閘門信號為低電平時停止計數(shù)由鎖存器把輸出， Sel 為片選信號。 把數(shù)字 0~9 在數(shù)碼管上顯示，仿真結(jié)果與預(yù)想的完全一致 掃描信號是通過對時鐘信號 10 分頻獲得，為了保證顯示不出現(xiàn)閃爍，我們使掃描信號的頻率 100KHz對其進(jìn)行 10 分頻可得掃描信號 q為 10KHz的掃描信號 圖 譯碼顯示波形圖 圖 掃描信號波形圖 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 24 頁 共 58 頁 Sel 為片選信號，為了保證同步它既作為接譯碼器片選信號，又要作為外部數(shù)碼管的選擇信號。顯示 3 when 0100=q=1100110。 為了使系統(tǒng)同步，所使用的掃描時鐘信號是對外部時鐘 clk(10MHz)進(jìn)行分頻得到，經(jīng)過 100分頻獲得到 100KHz，作為掃描頻率。將 8 只發(fā)光二極管的共陰極短接后作為公共陰極。 鎖存器是由 D觸發(fā)器構(gòu)成的見圖 。 生成的模塊見圖 其中 irq 為被測信號， door為閘門信號， clr為清零信號， lock01為鎖存信號， state是向時序產(chǎn)生電路發(fā)出的量程選擇信號， q0、 q q q3為計數(shù)值。 end if。 if (r3_1=9 ) then r3_1=0。139。139。 一、計數(shù)模塊可以利用四個十進(jìn)制計數(shù)器 級連起來，也可以利用 VHDL語言直接編寫。 clr1=39。clr1=39。lock1=39。139。 then if t14 then 陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 18 頁 共 58 頁 t1:=t1+1。分頻其中有一個四選一數(shù)據(jù)選擇器，由控制器決定輸出那路閘門信號及 輸出相對應(yīng)的鎖存和清零信號，閘門信號和清零信號去控制 計數(shù)器 ，鎖存信號控制 鎖存 器鎖存 計數(shù) 結(jié)果，并送入顯示電路。lock=lock3。 then 1000uFC11000uFC3C6D21N 41 48D1 1 N 41 48Q13D G 12 0Q23D G 12 0R1R2200R3510R4R6R5100R7470R81000uFC4C7470uFC2470uFC5T R I G2OUT3R S T4C V O L T5T H R6D I S C7V C C8GND1U1N E 55 51KR9C8o u t V C C + 5in陜西理工學(xué)院畢業(yè)論文（設(shè)計） 第 16 頁 共 58 頁 case state is when 00=