【正文】 個上升沿，把計數(shù)器的數(shù)值所存起來并送入到掃描電路進行顯示。039。139。039。r3_1=0。 if (r0_1=9 ) then r1_1=r1_1+1。 if (r2_1=9 ) then r3_1=r3_1+1。139。 end if。 end if。play2=r2_1。改變閘門時間，以此類推，直到被測信號的頻率超出 ，產(chǎn)生一個外部溢出信號。設置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。 圖 鎖存器波形圖 一、 LED結(jié)構介紹 發(fā)光二極管 LED是能將電信號轉(zhuǎn)換成光信號的結(jié)型電致發(fā)光器件。 a~g代表 7 個筆段的驅(qū)動段，亦稱筆段電極， DP 是小數(shù)點。 LED 數(shù)碼管等效于多只具有發(fā)光性能的 PN 結(jié)。因此， LED 數(shù)碼管屬于電流控制器件，即亮度與正向電流成正比 。 Sel為片選信號，當 sel=“ 00”時，選擇最低位；當 sel=“ 11”時，選擇最高位；通過譯碼器 CH03 把二進制計數(shù)值用十進制 BCD碼表示。顯示 1 when 0010=q=1011011。顯示 5 when 0110=q=1111101。顯示 9 when others=q=0000000。 Door為閘門信號， lock為鎖存信號， clr為清零信號， irq為被測信號， clk為時鐘信號， Ov 為溢出信號， sel為片選信號， q為段選信號， dot為小數(shù)點位。當被測信號的頻率大于 10MHz時， ov為高電平驅(qū)動外接發(fā)光二極管變亮。 由圖 系統(tǒng)仿真總圖（三），可 以看出，清零信號 clr（高電平有效）內(nèi)部計數(shù)器清零，它必須在下次閘門信號開啟前對計數(shù)器清零。 圖 系統(tǒng)仿真總圖（三） 陜西理工學院畢業(yè)論文（設計） 第 27 頁 共 58 頁 4. 誤差分析 在測量中，誤差分析計算是不可少的。 1誤差 在測頻時，主門的開啟時刻與技術脈沖的時間關系是不相關的，即是說它們在時間上的相對位置是隨機的。設計數(shù)值為 N（處在 T區(qū)間之內(nèi)窄脈沖個數(shù)，圖中 N=4），由圖可見， 12XT NT t t= + 12 XXttNTT輊 犏=+犏臌 （ ） 12XttN T= （ ） T Tx △ t2 △ t1 圖 脈沖計數(shù)誤差示意圖 陜西理工學院畢業(yè)論文（設計） 第 28 頁 共 58 頁 考慮△ t1和△ t2都是不大于 TX的整時間量，由式（ — 3）可以看出（△ t1△ t2）雖然可能為正或為負，但它們的絕對值不會大于 TX，△ N的絕對值也不會大于 1，即 |△ N|≤ 1。 1 （ ） 聯(lián)系式（ ），可得脈沖計數(shù)最大相對誤差為： 1XNNN N f TDD= ? ? （ ） 式中， Xf 為被測信號頻率； T 為閘門時間。 1誤差為 177。而計算其相對誤差，前者是 177。閘門信號是經(jīng)過晶振信號分頻而得。 247。231?！?3 被測頻率信號較低時，采用測周期的方法測量。鎖定完后重新編譯一次 圖 Device View 窗口 圖 引腳鎖定窗口 （ 2） 首先根據(jù)評估板或 EDA試驗板，確定要實驗的方式和要鎖定的引腳。如果連線無誤，應出現(xiàn)報告配置的信息提示“ Configuration Complete”。 實際測試 我們用的是 ALTERA公司的 EPM7128SLC8415 芯片屬于 CPLD 芯片，它僅有 128 個邏輯單元。我們的外部頻率是來自實驗箱上的 4MHz晶振分頻后得到的 1Hz方波信號，若有更多資源的 FPGA芯片我們可以在外部加較大頻率源對其分頻得到所要的閘門信號，可以減小系統(tǒng)誤差。 （ 3）內(nèi)部電路不同步引起的時序上的延時，及系統(tǒng)本身存在的延時。 (2）提高晶振頻率的準確度和穩(wěn)定度以減少閘門時間和誤差。最初，在設計過程中采用八位數(shù)碼管直接顯示，且閘門時間采用固定的值。例如xxxxHz、 、 、 。我們對譯碼程序進行分析并對數(shù)碼管進行檢測發(fā)現(xiàn)數(shù)碼管有幾段一直不亮。 量程的擴展可以通過多加幾個數(shù)碼管完成，加一個數(shù)碼管可以使量程擴大十倍。 陜西理工學院畢業(yè)論文（設計） 第 34 頁 共 58 頁 致謝 經(jīng)過 三個多月 的忙碌和工作，本次畢業(yè)設計已經(jīng)接近尾聲，作為一個本科生的畢業(yè)設計，由于經(jīng)驗的 不足 ，難免有許多考慮不周全的地方，如果沒有導師的督促指導，以及一起工作的同學們的支持， 想在如此短的時間里完成此次畢設還是很困難的。張老師每周三中午十二點到十四點都會準時給我們開例會，了解我們上周的任務完成情況并安排布置下周的任務，張老師專門抽出時間周五為我們解答疑難問題， 除了敬佩 長張 老師的專業(yè)水平外，他的治學嚴謹和科學研究的精神也是我永遠學習的榜樣，并將積極影響我今后的學習和工作。 最后感謝我的母校 —陜西理工學院 四年來對我的大力栽培。 Mustapha Slamani。 ． [11]王秀霞、鄭繩楦 ． 基于 CPLD自動換檔數(shù)字頻率計的設計 [J]． 北京：微電子學 .． [12]吳海洲、王文理 ． 基于 VHDL語言的數(shù)字頻率計的設計 [J]． 保定：現(xiàn)代電 子技術 .． [13]張亦華、延明 ． 數(shù)字電路 EDA 入門 —— VHDL 程序?qū)嵗?[M]． 北京：北京郵電大學出版社 . 頁． [14]徐志軍、王金明、尹廷輝等 ． EDA 技術與 PLD 設計 [M]． 北京：人民郵電出版社 .2020. 220223頁． [15]張常年、王振紅 ． 綜合電子設計與實踐 [M]． 北京：清華北京郵電大學出版社 .． [16] F. Azzaro。 然后還要感謝大學四年來所有的老師，為我們打下 電子 專業(yè)知識的基礎；同時還要感謝所有的同學們，正是因為有了你們的支持和鼓勵。 張 老師平日里工作繁多，但在畢設的各 個階段， 查閱資料，設計 方案 的 論證及確定 ， 開題報告， 中期檢查，后期詳細設計， 下載仿真 等整個過程中都給予了我 悉心 的指導。 在高頻段采用直接法測量。測量范圍為 1Hz~1MHz。 我們對設計仿真無誤后，把程序下載到 EPM7128SLC8415 芯片上進行驗證。但可擴展性差，占用系統(tǒng)資源較大對使用者來說讀數(shù)也不方便，且不能實現(xiàn)設計任務中自動量程切換的要求。 (4）在電路內(nèi)部對被測信號和閘門信號加一級同步電路（ D觸發(fā)器即可）使整個系統(tǒng)達到同步。 二、減小測量誤差采取的措施 (1）擴大閘門時間或?qū)Ρ粶y信號進行倍頻以減小 1177。 （ 2）時基信號本身的誤差，為了減小此誤差我們采用晶振作為信號源。因此面對現(xiàn)有條件我們只有對此程序進行優(yōu)化，在其基本功能不變的情況下盡可能的精簡電路。為了節(jié)省資源，我們自制一個 5V直流電源如圖 。 5. 2 下載和測試 下載到 CPLD芯片上 選“ MAX+Plus Ⅱ”中的“ Programmer”項。 圖 測頻誤差曲線 1 10 102 103 104 105 106 107 108 109 1010 101102103104105 106 107 108 109 1010 陜西理工學院畢業(yè)論文（設計） 第 30 頁 共 58 頁 5 調(diào)試、下載 及結(jié)果分析 引腳的鎖定 利用 MAX+Plus Ⅱ ,有兩種引腳鎖定方式 (任選其一種 ) （ 1） 首先 選擇主菜單 MAX+Plus Ⅱ，在單擊菜單項“ Floorplan Editor” ,進入圖 口，然后選擇上方的“ Layout”菜單，在其下拉菜單中消去“ Full Screen”的對勾，再選擇“ Device View”，于是將彈出圖 ，再次進入“ Layout”菜單，選其中的“ Current Assignments Floorplan”選項。 ○ 2 擴大閘門時間 T或倍頻被測信號頻率以減小 1177。231。 將（ 4. 5）、（ 4. 9）代入式（ 4. 1）得 1 cXX X cfff f T f=? （ ） △ f有可能大于零也有可能小于零，若按最壞的情況考慮，測量頻率德的最大相對誤差寫為 陜西理工學院畢業(yè)論文（設計） 第 29 頁 共 58 頁 1 cXX X cfff f T f驏 247。 %。 1誤差為 177。即是說被測信號頻率越高、閘門時間越寬，此項相對誤差越小。所以脈沖計數(shù)最大絕對誤差即 177。 1誤差產(chǎn)生的原因。計數(shù)器測品的測量誤差： 由 =X Nf T得 XXf N Tf N T? ? ??? （ ） 由式（ ）可得電子計數(shù)器測量頻率方法引起的頻率測量相對誤差，有計數(shù)器累加計數(shù)脈沖相對誤差和標準時間相對誤差兩部分組成。仿真結(jié)果完全正確，達到我們所設想的要求。當閘門信號為低電平時停止計數(shù)由鎖存器把輸出， Sel 為片選信號。這樣我們就可以在數(shù)碼管上讀出被測信號的頻率值。 把數(shù)字 0~9 在數(shù)碼管上顯示，仿真結(jié)果與預想的完全一致 掃描信號是通過對時鐘信號 10 分頻獲得，為了保證顯示不出現(xiàn)閃爍，我們使掃描信號的頻率 100KHz對其進行 10 分頻可得掃描信號 q為 10KHz的掃描信號 圖 譯碼顯示波形圖 圖 掃描信號波形圖 陜西理工學院畢業(yè)論文（設計） 第 24 頁 共 58 頁 Sel 為片選信號，為了保證同步它既作為接譯碼器片選信號，又要作為外部數(shù)碼管的選擇信號。顯示 7 when 1000=q=1111111。顯示 3 when 0100=q=1100110。把 BCD 碼在數(shù)碼管上顯示出來的對應關系如下： process(d) begin case d is when 0000=q=0111111。 為了使系統(tǒng)同步，所使用的掃描時鐘信號是對外部時鐘 clk(10MHz)進行分頻得到，經(jīng)過 100分頻獲得到 100KHz，作為掃描頻率。 在正向?qū)ㄖ?，正向電流近似于零，筆段不發(fā)光。將 8 只發(fā)光二極管的共陰極短接后作為公共陰極。使用時按規(guī)定使某些筆段上的發(fā)光二極管，即可組成 0~9 的一系列數(shù)字。 鎖存器是由 D觸發(fā)器構成的見圖 。由圖 door為低電平時停止計數(shù)其結(jié)果為 7000，即在有效的閘門時間內(nèi)計得被測信號的周期個數(shù)為 7000個。 生成的模塊見圖 其中 irq 為被測信號， door為閘門信號， clr為清零信號， lock01為鎖存信號， state是向時序產(chǎn)生電路發(fā)出的量程選擇信號， q0、 q q q3為計數(shù)值。 play0=r0_1。 end if。039。 if (r3_1=9 ) then r3_1=0。 if (r1_1=9 ) then r2_1=r2_1+1。139。r1_1=0。139。 elsif (input39。 一、計數(shù)模塊可以利用四個十進制計數(shù)器 級連起來，也可以利用 VHDL語言直接編寫。 end process d。 clr1=39。and x1=39。clr1=39。 and x1=39。lock1=39。139。139。 end if。 then if t14 then 陜西理工學院畢業(yè)論文（設計） 第 18 頁 共 58 頁 t1:=t1+1。時序 模塊 CNT101_7的實現(xiàn)如下： p1:process (clk) variable t1: integer range 0 to 4。分頻其中有一個四選一數(shù)據(jù)選擇器，由控制器決定輸出那路閘門信號及 輸出相對應的鎖存和清零信號，閘門信號和清零信號去控制 計數(shù)器 ，鎖存信號控制 鎖存 器鎖存 計數(shù) 結(jié)果，并送入顯示電路。 輸出閘門時間為 的信號及相對應的鎖存和清零信號 end if。lock=lock3。clr=clr2。 then 1000uFC11000uFC3C6D21N 41 48D1 1 N 41 48Q13D G 12 0Q23D G 12 0R1R