【正文】 ?？刂颇K根據(jù)外部對(duì)系統(tǒng)的復(fù)位和開始等信號(hào),實(shí)現(xiàn)系統(tǒng)內(nèi)部的復(fù)位、開始測(cè)頻等功能,并通過優(yōu)化模塊的標(biāo)志信號(hào)實(shí)現(xiàn)連續(xù)無間斷的頻率測(cè)量。在信號(hào)LOAD的上升沿時(shí)，立即對(duì)模塊的輸入口的數(shù)據(jù)鎖存到鎖存器的內(nèi)部，并由鎖存器的輸出端輸出，然后，譯碼器可以譯碼輸出。 系統(tǒng)的總體設(shè)計(jì) 綜上所述，頻率計(jì)的總體系統(tǒng)可以設(shè)計(jì)為：當(dāng)系統(tǒng)正常工作時(shí)，由系統(tǒng)時(shí)鐘提供的50MHz的輸入信號(hào)，經(jīng)過信號(hào)源模塊，通過分頻器產(chǎn)生多種頻率輸出，其中1HZ的輸出頻率被作為控制模塊的時(shí)鐘輸入，其它不同的輸出頻率被作為顯示模塊的時(shí)鐘輸入，由控制模塊產(chǎn)生的計(jì)數(shù)使能信號(hào)和清零信號(hào)對(duì)計(jì)數(shù)模塊進(jìn)行控制，而由其產(chǎn)生的鎖存信號(hào)對(duì)鎖存模塊進(jìn)行控制，一旦計(jì)數(shù)使能信號(hào)為高電平，并且時(shí)鐘上升沿到來，計(jì)數(shù)器便開始正常計(jì)數(shù)，清零信號(hào)到來則計(jì)數(shù)清零，而當(dāng)鎖存信號(hào)為高電平時(shí)，數(shù)據(jù)便被鎖存器鎖存，然后將鎖存的數(shù)據(jù)輸出到顯示模塊顯示出來，數(shù)據(jù)鎖存保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。7段譯碼器在各位，十位，百位中也都被利用了，因此也將其設(shè)計(jì)成單獨(dú)的模塊，重復(fù)引用就不需要在3個(gè)顯示的時(shí)候重復(fù)書寫譯碼電路了。在10KHZ擋，1MHZ擋提供的時(shí)基應(yīng)該是頻率為1KHZ的脈沖。在這個(gè)設(shè)計(jì)前，我們加入了一項(xiàng)測(cè)試周期的功能。 模塊的劃分根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的組成框圖如圖4. 1所示，包括時(shí)基產(chǎn)生與測(cè)頻時(shí)序控制電路模塊，以及待測(cè)信號(hào)脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊。這種方法比較適合測(cè)量頻率較低的信號(hào)。 只要知道了N和T就可以求得頻率。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào)對(duì)計(jì)數(shù)器進(jìn)行清零，為下1s的技術(shù)操作做準(zhǔn)備。其最基本的工作原理可以簡(jiǎn)述為：當(dāng)被測(cè)信號(hào)在特定時(shí)間段T內(nèi)的周期個(gè)數(shù)為N時(shí)，則被測(cè)信號(hào)的頻率f=N/T。數(shù)字頻率計(jì)的基本原理是用一個(gè)頻率穩(wěn)定度高的頻率源作為基準(zhǔn)時(shí)鐘，通常情況下計(jì)算每秒內(nèi)待測(cè)信號(hào)的脈沖個(gè)數(shù),此時(shí)我們稱閘門時(shí)間為1秒。 數(shù)字頻率計(jì)系統(tǒng)組成系統(tǒng)主要由4 個(gè)電路模塊組成，分別是： 測(cè)頻控制信號(hào)發(fā)生器電路，計(jì)數(shù)模塊電路，動(dòng)態(tài)掃描電路sm和顯示譯碼驅(qū)動(dòng)電路。隨著集成電路技術(shù)的不斷進(jìn)步，現(xiàn)在人們可以把數(shù)以億計(jì)的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行?？梢允褂肧ettings 對(duì)話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計(jì)約束條件。(5) VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。（5）庫:可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計(jì)中共享。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可是部分，及端口)和內(nèi)部(或稱不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分。在計(jì)數(shù)模塊中，通過譯碼完成的信號(hào)和標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器的溢出信號(hào)對(duì)門控信號(hào)進(jìn)行控制。高速串行BCD碼除法：是建立在BCD碼減法運(yùn)算基礎(chǔ)上的循環(huán)運(yùn)算。若以這個(gè)脈沖同步檢測(cè)電路檢測(cè)到脈沖同步的時(shí)刻作為開關(guān)信號(hào)，可以使得實(shí)際閘門的開關(guān)發(fā)生在標(biāo)準(zhǔn)時(shí)鐘和被測(cè)信號(hào)都足夠接近的時(shí)刻，從而達(dá)到計(jì)算值量化誤差的最小化。它在測(cè)試方法、原理、儀器結(jié)構(gòu)和操作方法上完全與前面所講的模式式儀表不同，在質(zhì)的方面也有很大的飛躍，70年代以來，把微型計(jì)算機(jī)的功能引入數(shù)字儀表，產(chǎn)生了新型智能化儀表，它具有程序控制、信息儲(chǔ)存數(shù)據(jù)處理和自動(dòng)檢修功能，使數(shù)字儀表向高準(zhǔn)確度、多功能、高可靠性和低價(jià)格方面大大邁進(jìn)了一步。當(dāng)今數(shù)字頻率計(jì)不僅是作為電壓表，計(jì)算機(jī)，天線電廣播通訊設(shè)備，工藝過程自動(dòng)化裝置、多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信息輸出顯示器反映到人們眼簾。目前，廣泛使用的硬件描述語言VHDL(Very Speed Integrated Circuit Hardware Description Language)和Verilog HDL；它們先后被批準(zhǔn)為國際標(biāo)準(zhǔn)語言?，F(xiàn)在頻率計(jì)已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。數(shù)字電路制造工業(yè)的進(jìn)步，使得系統(tǒng)設(shè)計(jì)人員能在更小的空間內(nèi)實(shí)現(xiàn)更多的功能，從而提高系統(tǒng)可靠性和速度。M/T法通過提高標(biāo)準(zhǔn)時(shí)鐘頻率或加大門閘門時(shí)間來提高頻率測(cè)量精度，而全同步頻率測(cè)量法可以使用較低標(biāo)準(zhǔn)時(shí)鐘頻率、較短閘門時(shí)間來獲得較好的頻率測(cè)量精度。在一般循環(huán)式除法運(yùn)算中，是從低位開始進(jìn)行循環(huán)相減，循環(huán)次數(shù)等于商。在1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言，自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE1076（簡(jiǎn)稱87版）之后，各EDA公司相繼推出了自己的VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。VHDL程序組成部分由實(shí)體、構(gòu)造體、配置、包集合、庫5個(gè)部分組成。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 USE定義區(qū)ENTITY定義區(qū)ARCHITETURE定義區(qū) VHDL程序基本結(jié)構(gòu) 集成開發(fā)軟件QuartusIIQuartusII是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)，其設(shè)計(jì)流概括為設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和設(shè)計(jì)下載過程。此次設(shè)計(jì)中主要應(yīng)用到了Quartus II的VHDL語言的編程和圖形仿真。[6]所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法比照。這樣，一塊芯片就是一個(gè)數(shù)字電路系統(tǒng)[5]。當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的1HZ 的輸入信號(hào)，經(jīng)過測(cè)頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換，產(chǎn)生一個(gè)2秒的計(jì)數(shù)信號(hào)和一個(gè)清零信號(hào)，被測(cè)信號(hào)被送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，然后將計(jì)數(shù)結(jié)果送入動(dòng)態(tài)掃描電路進(jìn)行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的（BCD碼）計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的十進(jìn)制結(jié)果，在數(shù)碼管上可以看到計(jì)數(shù)結(jié)果。閘門時(shí)間越短，測(cè)的頻率值刷新就越快,但測(cè)得的頻率精度就受影響。主門的另外一個(gè)輸入端為時(shí)基電路產(chǎn)生電路產(chǎn)生的閘門脈沖。計(jì)數(shù)完成后，利用技術(shù)使能信號(hào)反向值的上跳沿產(chǎn)生一個(gè)鎖存信號(hào)。這種測(cè)量方法的測(cè)量精度取決于閘門時(shí)間和被測(cè)信號(hào)頻率。1個(gè)字的計(jì)數(shù)誤差問題：M法存在被測(cè)閘門內(nèi)177。在計(jì)數(shù)器清零信號(hào)CLR清零后，當(dāng)計(jì)數(shù)選通控制信號(hào)EN有效時(shí)，開始對(duì)待測(cè)信號(hào)進(jìn)行計(jì)數(shù)。此時(shí)的時(shí)基信號(hào)為頻率計(jì)的基準(zhǔn)信號(hào)。狀態(tài)機(jī)用1KHZ（周期為1ms）的脈沖信號(hào)觸發(fā)，因?yàn)樗a(chǎn)的時(shí)基中，頻率最大的就是1KHZ的脈沖，要產(chǎn)生高電頻為10ms和1ms的脈沖信號(hào)，可以采用100個(gè)狀態(tài)的狀態(tài)機(jī)，從狀態(tài)1，狀態(tài)2……到狀態(tài)100. （2）計(jì)數(shù)器的設(shè)計(jì) 各個(gè)檔之間的轉(zhuǎn)換應(yīng)遵循設(shè)計(jì)要求，要根據(jù)在時(shí)基有效時(shí)間內(nèi)的計(jì)數(shù)值進(jìn)行判斷。在信號(hào)Load的上升沿時(shí)，立即對(duì)模塊的輸入口的數(shù)據(jù)鎖存到REG4B的內(nèi)部，并由REG4B的輸出端輸出，然后，七段譯碼器可以譯碼輸出。信號(hào)源模塊對(duì)系統(tǒng)輸入的時(shí)鐘進(jìn)行分頻操作, 獲得1HZ的信號(hào)作為控制模塊的時(shí)鐘輸入，和其他各種不同的頻率的信號(hào)作為顯示模塊的時(shí)鐘輸入。例如可用來完成BCD—十進(jìn)制數(shù)、十進(jìn)制數(shù)—BCD之間數(shù)制的轉(zhuǎn)換。 測(cè)頻控制信號(hào)仿真圖 十進(jìn)制計(jì)數(shù)器的功能模塊及仿真計(jì)數(shù)是一種最簡(jiǎn)單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對(duì)脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測(cè)量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門所組成，計(jì)數(shù)單元?jiǎng)t由一系列具有存儲(chǔ)信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。 十進(jìn)制計(jì)數(shù)器仿真圖 四位鎖存器REG4B的設(shè)計(jì)和實(shí)現(xiàn) 四位鎖存器的功能模塊圖 四位鎖存器的功能模塊圖 鎖存器(Latch)是一種對(duì)脈沖電平敏感的存儲(chǔ)單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會(huì)由于周期性的清零信號(hào)而不斷閃爍。例如：要讓8個(gè)LED同時(shí)工作顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個(gè)LED，并在使能每一個(gè)LED的同時(shí)，輸入所需顯示的數(shù)據(jù)對(duì)應(yīng)的8位段碼。通過FPGA運(yùn)用VHDL編程，利用FPGA(現(xiàn)場(chǎng)可編程門陣列)芯片設(shè)計(jì)了一個(gè)4位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測(cè)量范圍為010kHZ,利用QUARTUS Ⅱ集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到CPLD器件中，經(jīng)實(shí)際電路測(cè)試，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性，達(dá)到預(yù)期的結(jié)果。在這次設(shè)計(jì)中還發(fā)現(xiàn)理論與實(shí)際常常常存在很大差距，為了使電路正常工作，必須靈活運(yùn)用原理找出解決方法。 在論文的撰寫和設(shè)計(jì)模塊的仿真過程中，我也得到了很多同學(xué)和朋友的幫助與支持，在這里一并表示感謝。 END TESTCTL。 PROCESS(CLKK,DIV2CLK) BEGIN IF CLKK=39。 END IF。USE IEEE. 。THEN CQI=0000。END IF。USE IEEE. 。END PROCESS。 Fre1Hz: OUT STD_LOGIC )。 Q3 := Q3 + 1 。)。 END IF。 USE IEEE.。 WHEN 0011=DOUT=1001111。 WHEN 1011=DOUT=1111100。 END ARCHITECTURE behav。ARCHITECTURE BHV OF wxx ISSIGNAL TEMP1： STD_LOGIC_VECTOR(3 DOWNTO 0)。WHEN0001= WHEM0010=dx=Q3。