【正文】 。控制模塊根據(jù)外部對系統(tǒng)的復位和開始等信號,實現(xiàn)系統(tǒng)內(nèi)部的復位、開始測頻等功能,并通過優(yōu)化模塊的標志信號實現(xiàn)連續(xù)無間斷的頻率測量。在信號LOAD的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到鎖存器的內(nèi)部，并由鎖存器的輸出端輸出，然后，譯碼器可以譯碼輸出。 系統(tǒng)的總體設(shè)計 綜上所述，頻率計的總體系統(tǒng)可以設(shè)計為：當系統(tǒng)正常工作時，由系統(tǒng)時鐘提供的50MHz的輸入信號，經(jīng)過信號源模塊，通過分頻器產(chǎn)生多種頻率輸出，其中1HZ的輸出頻率被作為控制模塊的時鐘輸入，其它不同的輸出頻率被作為顯示模塊的時鐘輸入，由控制模塊產(chǎn)生的計數(shù)使能信號和清零信號對計數(shù)模塊進行控制，而由其產(chǎn)生的鎖存信號對鎖存模塊進行控制，一旦計數(shù)使能信號為高電平，并且時鐘上升沿到來，計數(shù)器便開始正常計數(shù)，清零信號到來則計數(shù)清零，而當鎖存信號為高電平時，數(shù)據(jù)便被鎖存器鎖存，然后將鎖存的數(shù)據(jù)輸出到顯示模塊顯示出來，數(shù)據(jù)鎖存保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應的能夠在數(shù)碼顯示管上可以顯示的十進制結(jié)果。7段譯碼器在各位，十位，百位中也都被利用了，因此也將其設(shè)計成單獨的模塊，重復引用就不需要在3個顯示的時候重復書寫譯碼電路了。在10KHZ擋，1MHZ擋提供的時基應該是頻率為1KHZ的脈沖。在這個設(shè)計前，我們加入了一項測試周期的功能。 模塊的劃分根據(jù)系統(tǒng)設(shè)計要求，系統(tǒng)設(shè)計采用自頂向下的設(shè)計方法，系統(tǒng)的組成框圖如圖4. 1所示，包括時基產(chǎn)生與測頻時序控制電路模塊，以及待測信號脈沖計數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊。這種方法比較適合測量頻率較低的信號。 只要知道了N和T就可以求得頻率。鎖存信號之后，必須有一個清零信號對計數(shù)器進行清零，為下1s的技術(shù)操作做準備。其最基本的工作原理可以簡述為：當被測信號在特定時間段T內(nèi)的周期個數(shù)為N時，則被測信號的頻率f=N/T。數(shù)字頻率計的基本原理是用一個頻率穩(wěn)定度高的頻率源作為基準時鐘，通常情況下計算每秒內(nèi)待測信號的脈沖個數(shù),此時我們稱閘門時間為1秒。 數(shù)字頻率計系統(tǒng)組成系統(tǒng)主要由4 個電路模塊組成，分別是： 測頻控制信號發(fā)生器電路，計數(shù)模塊電路，動態(tài)掃描電路sm和顯示譯碼驅(qū)動電路。隨著集成電路技術(shù)的不斷進步，現(xiàn)在人們可以把數(shù)以億計的晶體管，幾萬門、幾十萬門、甚至幾百萬門的電路集成在一塊芯片上。新的設(shè)計方法能夠由設(shè)計者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計完成的大部分工作放在芯片的設(shè)計中進行?？梢允褂肧ettings 對話框（Assignments 菜單）和 Assignment Editor 設(shè)定初始設(shè)計約束條件。(5) VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標器件是什么，而進行獨立的設(shè)計。（5）庫:可由系統(tǒng)工程師生成或由ASIC芯片商提供，以便在設(shè)計中共享。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外部(或稱可是部分，及端口)和內(nèi)部(或稱不可視部分)，既涉及實體的內(nèi)部功能和算法完成部分。在計數(shù)模塊中，通過譯碼完成的信號和標準信號計數(shù)器的溢出信號對門控信號進行控制。高速串行BCD碼除法：是建立在BCD碼減法運算基礎(chǔ)上的循環(huán)運算。若以這個脈沖同步檢測電路檢測到脈沖同步的時刻作為開關(guān)信號，可以使得實際閘門的開關(guān)發(fā)生在標準時鐘和被測信號都足夠接近的時刻，從而達到計算值量化誤差的最小化。它在測試方法、原理、儀器結(jié)構(gòu)和操作方法上完全與前面所講的模式式儀表不同，在質(zhì)的方面也有很大的飛躍，70年代以來，把微型計算機的功能引入數(shù)字儀表，產(chǎn)生了新型智能化儀表，它具有程序控制、信息儲存數(shù)據(jù)處理和自動檢修功能，使數(shù)字儀表向高準確度、多功能、高可靠性和低價格方面大大邁進了一步。當今數(shù)字頻率計不僅是作為電壓表，計算機，天線電廣播通訊設(shè)備，工藝過程自動化裝置、多種儀表儀器與家庭電器等許多電子產(chǎn)品中的數(shù)據(jù)信息輸出顯示器反映到人們眼簾。目前，廣泛使用的硬件描述語言VHDL(Very Speed Integrated Circuit Hardware Description Language)和Verilog HDL；它們先后被批準為國際標準語言。現(xiàn)在頻率計已是向數(shù)字智能方向發(fā)展，即可以很精確的讀數(shù)也精巧易于控制。數(shù)字電路制造工業(yè)的進步，使得系統(tǒng)設(shè)計人員能在更小的空間內(nèi)實現(xiàn)更多的功能，從而提高系統(tǒng)可靠性和速度。M/T法通過提高標準時鐘頻率或加大門閘門時間來提高頻率測量精度，而全同步頻率測量法可以使用較低標準時鐘頻率、較短閘門時間來獲得較好的頻率測量精度。在一般循環(huán)式除法運算中，是從低位開始進行循環(huán)相減，循環(huán)次數(shù)等于商。在1987年底，VHDL被IEEE和美國國防部確認為標準硬件描述語言，自IEEE公布了VHDL的標準版本，IEEE1076（簡稱87版）之后，各EDA公司相繼推出了自己的VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。VHDL程序組成部分由實體、構(gòu)造體、配置、包集合、庫5個部分組成。強大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)的重要保證。 USE定義區(qū)ENTITY定義區(qū)ARCHITETURE定義區(qū) VHDL程序基本結(jié)構(gòu) 集成開發(fā)軟件QuartusIIQuartusII是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計，其設(shè)計流概括為設(shè)計輸入、設(shè)計編譯、設(shè)計仿真和設(shè)計下載過程。此次設(shè)計中主要應用到了Quartus II的VHDL語言的編程和圖形仿真。[6]所示為電子系統(tǒng)的傳統(tǒng)設(shè)計方法和基于芯片的設(shè)計方法比照。這樣，一塊芯片就是一個數(shù)字電路系統(tǒng)[5]。當系統(tǒng)正常工作時，脈沖發(fā)生器提供的1HZ 的輸入信號，經(jīng)過測頻控制信號發(fā)生器進行信號的變換，產(chǎn)生一個2秒的計數(shù)信號和一個清零信號，被測信號被送入計數(shù)模塊，計數(shù)模塊對輸入的矩形波進行計數(shù)，然后將計數(shù)結(jié)果送入動態(tài)掃描電路進行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動電路將二進制表示的（BCD碼）計數(shù)結(jié)果轉(zhuǎn)換成相應的十進制結(jié)果，在數(shù)碼管上可以看到計數(shù)結(jié)果。閘門時間越短，測的頻率值刷新就越快,但測得的頻率精度就受影響。主門的另外一個輸入端為時基電路產(chǎn)生電路產(chǎn)生的閘門脈沖。計數(shù)完成后，利用技術(shù)使能信號反向值的上跳沿產(chǎn)生一個鎖存信號。這種測量方法的測量精度取決于閘門時間和被測信號頻率。1個字的計數(shù)誤差問題：M法存在被測閘門內(nèi)177。在計數(shù)器清零信號CLR清零后，當計數(shù)選通控制信號EN有效時，開始對待測信號進行計數(shù)。此時的時基信號為頻率計的基準信號。狀態(tài)機用1KHZ（周期為1ms）的脈沖信號觸發(fā)，因為所要生產(chǎn)的時基中，頻率最大的就是1KHZ的脈沖，要產(chǎn)生高電頻為10ms和1ms的脈沖信號，可以采用100個狀態(tài)的狀態(tài)機，從狀態(tài)1，狀態(tài)2……到狀態(tài)100. （2）計數(shù)器的設(shè)計 各個檔之間的轉(zhuǎn)換應遵循設(shè)計要求，要根據(jù)在時基有效時間內(nèi)的計數(shù)值進行判斷。在信號Load的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到REG4B的內(nèi)部，并由REG4B的輸出端輸出，然后，七段譯碼器可以譯碼輸出。信號源模塊對系統(tǒng)輸入的時鐘進行分頻操作, 獲得1HZ的信號作為控制模塊的時鐘輸入，和其他各種不同的頻率的信號作為顯示模塊的時鐘輸入。例如可用來完成BCD—十進制數(shù)、十進制數(shù)—BCD之間數(shù)制的轉(zhuǎn)換。 測頻控制信號仿真圖 十進制計數(shù)器的功能模塊及仿真計數(shù)是一種最簡單基本的運算，計數(shù)器就是實現(xiàn)這種運算的邏輯電路，計數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個數(shù)進行計數(shù)，以實現(xiàn)測量、計數(shù)和控制的功能，同時兼有分頻功能，計數(shù)器是由基本的計數(shù)單元和一些控制門所組成，計數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。 十進制計數(shù)器仿真圖 四位鎖存器REG4B的設(shè)計和實現(xiàn) 四位鎖存器的功能模塊圖 四位鎖存器的功能模塊圖 鎖存器(Latch)是一種對脈沖電平敏感的存儲單元電路，它們可以在特定輸入脈沖電平作用下改變狀態(tài)。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。例如：要讓8個LED同時工作顯示數(shù)據(jù)，就是要不停的循環(huán)掃描每一個LED，并在使能每一個LED的同時，輸入所需顯示的數(shù)據(jù)對應的8位段碼。通過FPGA運用VHDL編程，利用FPGA(現(xiàn)場可編程門陣列)芯片設(shè)計了一個4位數(shù)字式等精度頻率計，該頻率計的測量范圍為010kHZ,利用QUARTUS Ⅱ集成開發(fā)環(huán)境進行編輯、綜合、波形仿真，并下載到CPLD器件中，經(jīng)實際電路測試，仿真和實驗結(jié)果表明，該頻率計有較高的實用性和可靠性，達到預期的結(jié)果。在這次設(shè)計中還發(fā)現(xiàn)理論與實際常常常存在很大差距，為了使電路正常工作，必須靈活運用原理找出解決方法。 在論文的撰寫和設(shè)計模塊的仿真過程中，我也得到了很多同學和朋友的幫助與支持，在這里一并表示感謝。 END TESTCTL。 PROCESS(CLKK,DIV2CLK) BEGIN IF CLKK=39。 END IF。USE IEEE. 。THEN CQI=0000。END IF。USE IEEE. 。END PROCESS。 Fre1Hz: OUT STD_LOGIC )。 Q3 := Q3 + 1 。)。 END IF。 USE IEEE.。 WHEN 0011=DOUT=1001111。 WHEN 1011=DOUT=1111100。 END ARCHITECTURE behav。ARCHITECTURE BHV OF wxx ISSIGNAL TEMP1： STD_LOGIC_VECTOR(3 DOWNTO 0)。WHEN0001= WHEM0010=dx=Q3。