【正文】 WHEN0001= WHEM0010=dx=Q3。 END ARCHITECTURE behav。 WHEN 0011=DOUT=1001111。 END IF。 Q3 := Q3 + 1 。END PROCESS。END IF。USE IEEE. 。 PROCESS(CLKK,DIV2CLK) BEGIN IF CLKK=39。 在論文的撰寫和設(shè)計(jì)模塊的仿真過程中，我也得到了很多同學(xué)和朋友的幫助與支持，在這里一并表示感謝。通過FPGA運(yùn)用VHDL編程，利用FPGA(現(xiàn)場可編程門陣列)芯片設(shè)計(jì)了一個(gè)4位數(shù)字式等精度頻率計(jì)，該頻率計(jì)的測量范圍為010kHZ,利用QUARTUS Ⅱ集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到CPLD器件中，經(jīng)實(shí)際電路測試，仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性，達(dá)到預(yù)期的結(jié)果。設(shè)置鎖存器的好處是數(shù)據(jù)顯示穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。 測頻控制信號仿真圖 十進(jìn)制計(jì)數(shù)器的功能模塊及仿真計(jì)數(shù)是一種最簡單基本的運(yùn)算，計(jì)數(shù)器就是實(shí)現(xiàn)這種運(yùn)算的邏輯電路，計(jì)數(shù)器在數(shù)字系統(tǒng)中主要是對脈沖的個(gè)數(shù)進(jìn)行計(jì)數(shù)，以實(shí)現(xiàn)測量、計(jì)數(shù)和控制的功能，同時(shí)兼有分頻功能，計(jì)數(shù)器是由基本的計(jì)數(shù)單元和一些控制門所組成，計(jì)數(shù)單元則由一系列具有存儲信息功能的各類觸發(fā)器構(gòu)成，這些觸發(fā)器有RS觸發(fā)器、T觸發(fā)器、D觸發(fā)器及JK觸發(fā)器等。信號源模塊對系統(tǒng)輸入的時(shí)鐘進(jìn)行分頻操作, 獲得1HZ的信號作為控制模塊的時(shí)鐘輸入，和其他各種不同的頻率的信號作為顯示模塊的時(shí)鐘輸入。狀態(tài)機(jī)用1KHZ（周期為1ms）的脈沖信號觸發(fā)，因?yàn)樗a(chǎn)的時(shí)基中，頻率最大的就是1KHZ的脈沖，要產(chǎn)生高電頻為10ms和1ms的脈沖信號，可以采用100個(gè)狀態(tài)的狀態(tài)機(jī)，從狀態(tài)1，狀態(tài)2……到狀態(tài)100. （2）計(jì)數(shù)器的設(shè)計(jì) 各個(gè)檔之間的轉(zhuǎn)換應(yīng)遵循設(shè)計(jì)要求，要根據(jù)在時(shí)基有效時(shí)間內(nèi)的計(jì)數(shù)值進(jìn)行判斷。在計(jì)數(shù)器清零信號CLR清零后，當(dāng)計(jì)數(shù)選通控制信號EN有效時(shí)，開始對待測信號進(jìn)行計(jì)數(shù)。這種測量方法的測量精度取決于閘門時(shí)間和被測信號頻率。主門的另外一個(gè)輸入端為時(shí)基電路產(chǎn)生電路產(chǎn)生的閘門脈沖。當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的1HZ 的輸入信號，經(jīng)過測頻控制信號發(fā)生器進(jìn)行信號的變換，產(chǎn)生一個(gè)2秒的計(jì)數(shù)信號和一個(gè)清零信號，被測信號被送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對輸入的矩形波進(jìn)行計(jì)數(shù)，然后將計(jì)數(shù)結(jié)果送入動態(tài)掃描電路進(jìn)行選擇輸出，輸出結(jié)果由顯示譯碼驅(qū)動電路將二進(jìn)制表示的（BCD碼）計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的十進(jìn)制結(jié)果，在數(shù)碼管上可以看到計(jì)數(shù)結(jié)果。[6]所示為電子系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法和基于芯片的設(shè)計(jì)方法比照。 USE定義區(qū)ENTITY定義區(qū)ARCHITETURE定義區(qū) VHDL程序基本結(jié)構(gòu) 集成開發(fā)軟件QuartusIIQuartusII是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設(shè)計(jì)，其設(shè)計(jì)流概括為設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真和設(shè)計(jì)下載過程。VHDL程序組成部分由實(shí)體、構(gòu)造體、配置、包集合、庫5個(gè)部分組成。在一般循環(huán)式除法運(yùn)算中，是從低位開始進(jìn)行循環(huán)相減，循環(huán)次數(shù)等于商。數(shù)字電路制造工業(yè)的進(jìn)步，使得系統(tǒng)設(shè)計(jì)人員能在更小的空間內(nèi)實(shí)現(xiàn)更多的功能，從而提高系統(tǒng)可靠性和速度。目前，廣泛使用的硬件描述語言VHDL(Very Speed Integrated Circuit Hardware Description Language)和Verilog HDL；它們先后被批準(zhǔn)為國際標(biāo)準(zhǔn)語言。它在測試方法、原理、儀器結(jié)構(gòu)和操作方法上完全與前面所講的模式式儀表不同，在質(zhì)的方面也有很大的飛躍，70年代以來，把微型計(jì)算機(jī)的功能引入數(shù)字儀表，產(chǎn)生了新型智能化儀表，它具有程序控制、信息儲存數(shù)據(jù)處理和自動檢修功能，使數(shù)字儀表向高準(zhǔn)確度、多功能、高可靠性和低價(jià)格方面大大邁進(jìn)了一步。高速串行BCD碼除法：是建立在BCD碼減法運(yùn)算基礎(chǔ)上的循環(huán)運(yùn)算。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體(可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(或稱可是部分，及端口)和內(nèi)部(或稱不可視部分)，既涉及實(shí)體的內(nèi)部功能和算法完成部分。(5) VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。新的設(shè)計(jì)方法能夠由設(shè)計(jì)者定義器件的內(nèi)部邏輯，將原來由電路板設(shè)計(jì)完成的大部分工作放在芯片的設(shè)計(jì)中進(jìn)行。 數(shù)字頻率計(jì)系統(tǒng)組成系統(tǒng)主要由4 個(gè)電路模塊組成，分別是： 測頻控制信號發(fā)生器電路，計(jì)數(shù)模塊電路，動態(tài)掃描電路sm和顯示譯碼驅(qū)動電路。其最基本的工作原理可以簡述為：當(dāng)被測信號在特定時(shí)間段T內(nèi)的周期個(gè)數(shù)為N時(shí)，則被測信號的頻率f=N/T。 只要知道了N和T就可以求得頻率。 模塊的劃分根據(jù)系統(tǒng)設(shè)計(jì)要求，系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法，系統(tǒng)的組成框圖如圖4. 1所示，包括時(shí)基產(chǎn)生與測頻時(shí)序控制電路模塊，以及待測信號脈沖計(jì)數(shù)電路模塊和鎖存與譯碼顯示控制電路模塊。在10KHZ擋，1MHZ擋提供的時(shí)基應(yīng)該是頻率為1KHZ的脈沖。 系統(tǒng)的總體設(shè)計(jì) 綜上所述，頻率計(jì)的總體系統(tǒng)可以設(shè)計(jì)為：當(dāng)系統(tǒng)正常工作時(shí)，由系統(tǒng)時(shí)鐘提供的50MHz的輸入信號，經(jīng)過信號源模塊，通過分頻器產(chǎn)生多種頻率輸出，其中1HZ的輸出頻率被作為控制模塊的時(shí)鐘輸入，其它不同的輸出頻率被作為顯示模塊的時(shí)鐘輸入，由控制模塊產(chǎn)生的計(jì)數(shù)使能信號和清零信號對計(jì)數(shù)模塊進(jìn)行控制，而由其產(chǎn)生的鎖存信號對鎖存模塊進(jìn)行控制，一旦計(jì)數(shù)使能信號為高電平，并且時(shí)鐘上升沿到來，計(jì)數(shù)器便開始正常計(jì)數(shù)，清零信號到來則計(jì)數(shù)清零，而當(dāng)鎖存信號為高電平時(shí)，數(shù)據(jù)便被鎖存器鎖存，然后將鎖存的數(shù)據(jù)輸出到顯示模塊顯示出來，數(shù)據(jù)鎖存保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果?？刂颇K根據(jù)外部對系統(tǒng)的復(fù)位和開始等信號,實(shí)現(xiàn)系統(tǒng)內(nèi)部的復(fù)位、開始測頻等功能,并通過優(yōu)化模塊的標(biāo)志信號實(shí)現(xiàn)連續(xù)無間斷的頻率測量。 四位鎖存器的仿真圖 系統(tǒng)時(shí)鐘分頻的功能模塊及仿真 ； 系統(tǒng)時(shí)鐘分頻的分頻功能模塊圖 該模塊由系統(tǒng)時(shí)鐘分頻模塊[12]為TESTCTL的計(jì)數(shù)能使信號TSTEN產(chǎn)生一個(gè)1S 脈寬的周期信號，并對頻率計(jì)中的 4位十進(jìn)制計(jì)數(shù)器CNT10的 ENA 使能端進(jìn)行同步控制。 數(shù)碼管顯示的功能模塊圖用4個(gè)LED將待測頻率顯示出來，將通過十進(jìn)制計(jì)數(shù)器的時(shí)鐘信號CLK，輸出為時(shí)鐘信號計(jì)數(shù)譯碼后的顯示驅(qū)動端，在八段LED譯碼為對應(yīng)的八段二進(jìn)制編碼，并由數(shù)碼顯示器顯示出來。使用EDA技術(shù)開發(fā)頁面的能力也有了很大提高，也使我們把理論與實(shí)踐從真正意義上相結(jié)合了起來,考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料、和組織材料的綜合能力。THEN DIV2CLK=NOT DIV2CLK。(2)十進(jìn)制計(jì)數(shù)器CNT10源程序如下。139。END REG4B。 定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型 VARIABLE Q3 : STD_LOGIC_VECTOR(31 DOWNTO 0) 。)。 BEGIN PROCESS(DIN) BEGIN CASE DIN IS 0000=DOUT=0111111。 WHEN OTHERS=NULL。 wx=11111110。 wx=11110111。 USE USE 。 WHEN 0110=DOUT=1111101。 Fre1KHz=F2。)。 USE 。OUTY=CQI。 COUT:OUT STD_LOGIC)。039。謝謝！參 考 文 獻(xiàn)1 周浩明. :水利電力出版社,1989,10～15.2 陳炳權(quán)，曾慶立. :湘潭大學(xué)出版社,2004,4～45. 3 吳建新. ,2007, (9)：25～30.4 曹昕燕， ：清華大學(xué)出版社,2006,30～45.5 徐志軍，王金明，尹廷輝，徐光輝，蘇勇. EDA ：電子工業(yè)出版社，2009,20～25.6 劉欲曉，方強(qiáng)，黃宛寧. ：電子工業(yè)出版社，2009，11～14.7 ：清華大學(xué)出版社,2005, 10～15.8 （EDA）：北京理工大學(xué)出版社,2005, 67～70.9 潘松，：科學(xué)出版社,2005,25～28.10 ：電子工業(yè)出版社，2007,27～32.11 ：貴州科技出版社,2004,55～58.12 ：電子工業(yè)出版社,2005,17～23.13 ：福建科學(xué)技術(shù)出版社，2003,156～178.14 ：清華大學(xué)出版社,2006,77～81.15 ：河海大學(xué)出版社,2005,89～92.16 王紫婷，吳蓉，張彩珍，：蘭州大學(xué)出版社，2003年 17 譚會生,：西安電子科技大學(xué)出版社，2004年4月18 林敏,:電子工業(yè)出版社，2002年19 李國洪,:機(jī)械工業(yè)出版社，2004年7月20 :電子科技大學(xué)出版社,2000年2月21 ,1995年6月22 潘松，:電子科技大學(xué)出版社，1999年12月23 胡乾斌,李光斌,李玲,：華中科技大學(xué)出版社，2006年2月24 ：電子工業(yè)出版社，2002年10月25 （美）Peter ．葛紅，黃河，吳繼明（譯）．VHDL設(shè)計(jì)指南．北京：機(jī)械工業(yè)出版社，2005年6月 26 By Bernard Grob—Electronic circuits and applications