【正文】 。 10 kHz) 25176。 10 kHz) 25176。 V 8 (管腳 43) = V C 邏輯 1 電流 25176。C 162 171 mW 快速斷電方式 25176。 起始時間恢復從模擬斷電方式（看該節(jié)）。 這個參數(shù)指出那數(shù)字同步特征不能克服在系統(tǒng)時鐘上升邊之間的相位延遲（定時失真）。 C θ JA 38176。 2,34 DVDD I 數(shù)字電源引腳（ V）。 12 LOOP_FILTER I 管腳規(guī)定外部的零位補償 REFCLK 的電路倍頻器連接到 PLL 環(huán)路濾波器 ,電路由一個 1kΩ 電阻器與一個 電容器串聯(lián) 到 AVDD。當處于高電平時 ,Ｉ／ O 電流斷開 ,一個新的Ｉ／ O 于IOSYNC 開始返回 low。 43 DVDD_I/O I 數(shù)字電源（Ｉ／ O 存儲單元為 V）。 1 MHz 圖 11. FOUT = 10 MHz, FCLK = 400 MSPS, NBSFDR,177。簡單地鑲嵌該 FTW。 當編程有效從 0x04 到 0x14（４十進制到 20 十進制）時 , 該鎖相環(huán)并聯(lián) REFCLK 輸入頻率通過該引腳對應內(nèi)部十進制數(shù)。該方式配置利用該 CLKMODE 選擇管腳CFR14和 CFR27:3。在差動運行時、這個引腳是用互補的使運轉(zhuǎn)的信號。差動輸出降低了可能在 DAC輸出中出現(xiàn)的共模噪聲，增強了信噪比。 MSB或 LSB轉(zhuǎn)接格式是配套該 AD9951串行接口端口可以是配置一致地單一的管腳 I / O（ SDIO） ,允許 2線接口或二單向的插腳適合于在／外面的（ SDIO / SDO）、依次啟動 3線內(nèi)外觀。 CFR126 = 1。各振幅模型發(fā)送給 DAC乘以該振幅標度因子。 當 CFR123 = 1時 . AD9951自動同步有源調(diào)幅特征的方式。 AD9951在同時發(fā)生并聯(lián)二次發(fā)射控制適合于細節(jié)。 CFR111∶閑置。 當 CFR19 = 1時 .串行數(shù)據(jù) I / O引腳（ SDIO）被設(shè)置為只作為輸入引腳（三線串行編程模式）。 CFR16∶閑置。 CFR10∶閑置，在 0時啟程 控制功能寄存器 2（ CFR2） CFR2被用來控制 AD9951的各種功能、特性及工作模式。 AD9951在同時發(fā)生并聯(lián)截面適合于細節(jié)。 CFR29∶晶體管外面的啟動控制 當 CFR29 = 0（ 缺省 ）時。大小進入超過范圍這個范圍將支路放在放大器的時鐘脈沖上。 振幅標度因子（ ASF） ASF寄存器存儲 2位自動緩沖感光速度和 14 位振幅標度因子用于輸出模型鍵（ OSK）。如果 OSK用于手控方式，那么 OSK啟動結(jié)束后 ,這個寄存器對裝置沒有影響。這個大小充其量不過是手控地變量 ,在記錄以前完成一組新數(shù)值到 FTW0且發(fā)送給 I / O。由適當?shù)刈儞Q相位偏移作為時間函數(shù) ,用戶可以實現(xiàn)調(diào)相的輸出信號 ,然而 I / O端口和頻率在 SYSCLK極限確定調(diào)相范圍。 模型振幅鍵控 AD9951模型振幅鍵控功能提供用戶控制 上沿觸發(fā)和間歇期的開關(guān)輸出 DAC。當 CFR125安 置時 ,輸出功率標度函數(shù)有啟動 CFR125支路的功能。比例系數(shù)是 14位輸出計算器 ,上升／下降值以決定 8位輸出緩沖寄存器的速度。緩沖計數(shù)器裝著 ASFR,計數(shù)范圍為 1（十進制）。 圖 、 方框圖 外部模型振幅鍵控方式 外部模型振幅鍵控方式通過記錄 CFR125到邏輯 1并記錄 CFR124到邏輯 0從而啟動。這是推動任何外部硬件到獲得它的定時SYNC_CLK. I / O不斷改變信號和 SYNC_CLK內(nèi)部緩沖區(qū)含量轉(zhuǎn)換成控制寄存器的裝置。第一 ,全部的單位必須均分一個公共時鐘來源追蹤長度和路徑阻抗電 路是使保持設(shè)備輸入格式的相延遲線 ,與接近支流時鐘脈沖盡可能相配。當起動同時發(fā)生裝置通過 SYSCLK,速度除 250 MSPS外，調(diào)整高速同步增強啟動位（ CFR211 = 1）。啟動硬件手控同步方式，前沿檢測接通 SYNC_IN輸入必須使設(shè)計推進上升沿 SYNC_CLK,由一個 SYSCLK控制直到啟動位結(jié)束（ CFR210 = 0）。另外，控制器控制全部的字節(jié) ,寄存器接通。剩余邊緣屬于階段 2的通信周期。 圖 圖 22. 3 線串行端口讀高電平同步時鐘脈沖 圖 圖 24. 2 線串行端口讀高電平同步時鐘脈沖 指令字節(jié)包含以下內(nèi)容∶ 表 7 MSB D6 D5 D4 D3 D2 D1 LSB R/Wb X X A4 A3 A2 A1 A0 R / Wb是一個 7位字節(jié)指令，不管數(shù)據(jù)傳遞是讀還是寫，在指令字節(jié)記錄之后發(fā)生。 CSB是低電平激活輸入，允許超過一種方法接通串行通訊線路。 SDO串行數(shù)據(jù)處理。當控制寄存器 0x00 8處于高電平狀態(tài)時 ,AD9951串行端口處于 LSB開始運行。由此指令 ,將為第一個數(shù)據(jù)字節(jié)其次的字節(jié)記錄和一個內(nèi)部地址 0x08產(chǎn)生一個固有的字節(jié)地址 0x07（看寄存器圖）。外電源向下控制信息系統(tǒng)經(jīng)由 PWRDWNCTL輸入引腳接通 AD9951。包括 DAC和 PLL,取一個大數(shù)使節(jié)拍加電。通常 ,一個多等級的旁路方案由一個小的高頻 電容器（ 100 pF）接近引腳并逐步的向大的電容器（ ,10μF ），遠離實際供給正常工作電源。靜電電荷高達 4000 V容易存儲并檢驗設(shè)備且可以排出無檢測。 C 48引線四線扁平封裝 ,并排引線 , 封裝形式 SV48 AD9951YSVREEL7 40176。 AD9951 可提供快速頻率跳變和高精度分辯率（ 32 位頻率控制字）。適合于差動或單端輸入時鐘脈沖并啟動芯片內(nèi)部振蕩器及鎖相環(huán)路（鎖相環(huán)）放大器全部控制經(jīng)由用戶可編程序的位。 C。通過本次學習更了解自己的貧乏和英語的重要性，許多高科技產(chǎn)品都是由 國外先發(fā)明出來，再傳到國內(nèi)，如果想更好的掌握高科技知識，就必須學好英語，才能更早地獲得先進知識，掌握先進技術(shù)。同樣地 ,當運用這個結(jié)果時，應使用專門的檢測 ,特別是制造環(huán)境。 b0 PWRDWNCTL = 1 CFR13 = 1 外部控制 ,最大功率向下方式 數(shù)字斷電 = 1 39。 表 8指出邏輯電平各個斷電位的作用 ,AD9951邏輯到模擬部分和數(shù)字鐘產(chǎn)生集成電路塊的部分 ,因為外電源向下運行。在這個方式 ,數(shù)字邏輯和那 DAC數(shù)字邏輯是斷電的。既然振幅比例因子寄存器與字節(jié)寬不相合，那通信周期結(jié)束。從 AD9951必須是 (可能的 )MSB的初指令選讀。高電 平 IOSYNC引腳有效 ,電流通信周期結(jié)束。 SDIO串行數(shù)據(jù)Ｉ／ O. 數(shù)據(jù)總是記錄 AD9951的引腳。 串聯(lián)的時鐘脈沖。如果存取頻率代碼是四個字節(jié)寬度 ,階段 2命令四個字節(jié)傳遞。階段 1是指令周期 ,記錄指令字節(jié) AD9951與它一致的從第一個持續(xù)到第八個上升沿。驅(qū)動芯片外面的引腳處于低電平，因此這個信號在驅(qū)動負荷以前將處于緩沖狀態(tài)。為了提高 SYNC_CLK的上升沿脈沖長度誤差時，這個位必須調(diào)整并聯(lián)定時。當合用配置方式時，從屬設(shè)備必須自動地與它們的固有時鐘脈沖同步，到 SYNC_CLK輸出信號主件。Ｉ／ O不斷變化信號沒有約束當前方式 ,最低的接通時間Ｉ／ O不斷變化是 SYNC_CLK時鐘周期。 I / O不斷變化 ,模型接通上升沿的引腳 SYNC_CLK。 方法一 ,變量 OSK輸入引腳附近。表 6描述了上升／下降的大小 ,內(nèi)部產(chǎn)生比例系數(shù)通過 ASF15:14 位。減低動力消耗情況是模型振幅鍵控禁止（ CFR125 = 0）。手控方式提供用戶直接地控制輸出幅度由記錄比例系數(shù)大小乘振幅比例系數(shù)（ ASF）寄存器。 連續(xù)清除位 連續(xù)清除位只不過是靜態(tài)控制信號，那時高電平有效 ,保持相位累加器在零點 ,適合于整體有源的定時。 一個方法是靜止相位調(diào)整 ,用固定相偏移量存入相位偏移寄存器且保持不變。這個偏移量被增加給相位輸出 ,累加器累加偏移量輸出信號的電流相位。 ASF 13:0提供輸出比例系數(shù)。當 CFR22 = = 1時 ,該壓控振蕩器從事從 250 MHz到 400 MHz。該振蕩器將適用結(jié)晶在 20 MHz至 30 MHz之間。在控制調(diào)幅安置的時候、上升沿導通該 SYNC_IN引腳將使該裝置推進 SYNC_CLK上升沿通過一個 REFCLK 周期。 CFR211∶高速的同步啟動控制 當 CFR211 = 0（ 缺省 ）時。 CFR14∶時鐘輸入斷電控制 當 CFR14 = 0（ 缺省 ）時。 當 CFR18 = 1時 .最低有效位（ LSB）格式被激活。 當 CFR110 = 1時 .相位累加 器被同步清除，并持續(xù)清除，直到周期結(jié)束。 當 CFR113 = 1時 .這個位將自動同步清除（裝入 0）相位累加器。該手控同步調(diào)幅特征停止。觸發(fā)器 OSK管腳將引起該輸出到鋸齒形向下從該振幅標度因子想要零比例尺在該振幅緩變率。 CFR125 = 。每位的功能將在下面進行詳細說明。應適當注意DAC 輸出電路的負載，保證輸出電壓在允許工作范圍內(nèi)。表４輸入時鐘的工作方式概述提示了該鎖相環(huán)放大器是由該 CFR27:3 位時鐘脈沖來控制 、與該 CFR14控制無關(guān)?？刂?CFR14可用于啟動或使該緩沖無效、打開或空閑的系統(tǒng)時鐘，振蕩器本身不會長時間掉電，以免打開同一晶體振蕩器。當作為旁路時、該鎖相環(huán)被關(guān)閉以節(jié)省電源。但是該緩沖存儲器電平為 0。 1 MHz 16 圖 15. FOUT = 160 MHz, FCLK = 400 MSPS, NBSFDR,177。 OSK 是SYNC_CLK 的同步調(diào)幅引腳。 39 CS I 此引腳功能當做一個低電平激活芯片選擇 ,允許多片芯片均分Ｉ／ O 總線。 24 DAC_RSET I 一個電阻器（額定值為 kΩ ）連接 AGND到 DAC_RSET 建立參考電流至 DAC。 8 OSC/REFCLK I 基準時鐘／振蕩輸入 ,當 REFCLK端口可以單端方式 , REFCLKB 需連接一個 的去耦 電容器到 AVDD。超出絕對最大額定值的使用延長周期 將會影響器件的可靠性。 C to +150176。如果該基準時鐘放大器與外部參考時鐘脈沖頻率并聯(lián)、該 SYSCLK 頻率是該外部的頻率乘以該基準時 鐘倍增因數(shù)。C 100 MHz SYNC_CLK 校準Resolution5 25176。C V 邏輯 0 電壓 25176。C 16 SYSCLK周期 CMOS 邏輯輸入 邏輯 1 電壓 _ DVDD_I / O ( 管腳 43) = V 25176。 250 kHz) 25176。 250 kHz) 25176。 250 kHz) 25176。 250 kHz) 25176。C AVDD0.5 AVDD+0.5 V 寬帶 SFDR 1 MHz 到 10 MHz AOUT 25176。C 10 +10 %FS 輸出電流偏移 25176。5%, DVDD_I / O = V177。 目錄 1. 芯片簡介 ..................................................5 2. AD9951 的主要電氣特征 .....................................5 3. 絕對最大額定值 ............................................9 4. AD9951 的芯片封裝與引腳功能 ...............................9 4 4． 1 引腳封裝形式 .................................................9 4. 2引腳功能描述 ................................................10 5. 內(nèi)部結(jié)構(gòu)與工作原理 .......................................12 5. 1典型工作動態(tài)特征 .............................................12 5. 2工作原理 .....................................................17 5. 3工作模式 .....................................................22 5.