【文章內容簡介】 = 400 MSPS, NBSFDR,177。 1 MHz 15 圖 12. FOUT = MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 圖 13. FOUT = MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 圖 14. FOUT = MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 16 圖 15. FOUT = 160 MHz, FCLK = 400 MSPS, NBSFDR,177。 1 MHz 圖 FOUT = MHz, FCLK = 400 MSPS（綠色） , 4 100 MSPS（紅色）， 20 20 MSPS（藍色） 圖 FOUT = MHz, FCLK = 400 MSPS（綠色） ,4 100MSPS（紅色）， 20 20 MSPS（藍色） 17 工作原理 元件區(qū) （ DDS core） 輸出信號的頻率由用戶的可編程的頻率調諧字（ FTW）確定。器件的輸出頻率和系統(tǒng)時鐘（ SYSCLK）之間的關系定義為 fo=(FTW)(fs)/232 0≤ FTW≤ 231 fo=fs (1(FTW/232)) 231FTW2321 該階段的輸出功率是幅值經由該 COS（Ｘ）功能塊和該 DAC 得出的。 在應用中， 該輸出信號零相位是可取的。簡單地鑲嵌該 FTW。 它唯一的導致該 DDS 核心保持它的電流相位價值。控制位要求該階段輸出到零。在上升沿、該階段電平為 1。但是該緩沖存儲器電平為 0。在觸發(fā)前為高電平一直持續(xù)到該階段存貯器 I / O 第一次變換。 （ PLL） 鎖相環(huán)放大輸出頻率。該鎖相環(huán)是５位 REFCLK 放大器控制函數(shù)寄存器２的 7:3位。 當編程有效從 0x04 到 0x14（４十進制到 20 十進制）時 , 該鎖相環(huán)并聯(lián) REFCLK 輸入頻率通過該引腳對應內部十進制數(shù)。然而、鎖相環(huán)極限輸出頻率被限制在 400 MHz。每當該鎖相環(huán)發(fā)生變化 ,用戶應該知道，那時候必須是分配給允許該鎖相環(huán)鎖定（大約 1 ms）。 該鎖相環(huán)通過編程特征值超過 4 到 20（十進制）路的范圍。當作為旁路時、該鎖相環(huán)被關閉以節(jié)省電源。 AD9951 在不同的時鐘脈沖下有不同的操作方法。適合于差動或單端輸入時鐘脈沖并啟動芯片內部振蕩器及鎖相環(huán)路（鎖相環(huán)）放大器全部控制經由用戶可編程序的位。 AD9951 可能是合用配置的六種運行方式產生該系統(tǒng)時鐘之一。該方式配置利用該 CLKMODE 選擇管腳CFR14和 CFR27:3。連接該芯片內管腳 CLKMODESELECT 到邏輯高電平啟動該芯片內晶體振蕩器電路。該芯片內振蕩器是啟動、用戶的 AD9951把外部的晶體管與該 REFCLK和 REFCLKB輸入到生產一個低頻基準時鐘在 20 MHz 至 30 MHz 之間連接在一起。通過振蕩器緩沖，在集成電路芯片之前產生的信號，這個緩沖信號經由該引腳 CRYSTAL 與外面的管腳連接有效?？刂?CFR14可用于啟動或使該緩沖無效、打開或空閑的系統(tǒng)時鐘，振蕩器本身不會長時間掉電，以免打開同一晶體振蕩器。記錄 CFR29到邏輯高電平，啟動該晶體振蕩器的輸出緩沖器。邏輯低電平接 CFR29引腳時，使該振蕩輸出緩沖無效。 連接 CLKMODESELECT 到邏輯低電平使該芯片內振蕩器和該振蕩該振蕩器無效時、外部的振蕩器必須提供該 REFCLK 及 REFCLKB 信號，輸出緩沖無效。在差動運行時、這個引腳是用互補的使運轉的信號。因為單端的工作時、 電容器應該連接在未用的管腳和模擬電源之間。用適當?shù)碾娙萜魇箷r鐘輸入管腳偏壓是 V。另外 ,該鎖相環(huán)是用來鎖定該基準頻率是一個在４至 20 之間整數(shù)值。表４輸入時鐘的工作方式概述提示了該鎖相環(huán)放大器是由該 CFR27:3 位時鐘脈沖來控制 、與該 CFR14控制無關。 18 表 CFR14 CLKMODESELECT CFR27:3 振蕩器使能？ 系統(tǒng)時鐘 頻率范圍（ MHz） 低 高 3M21 是 FCLK=FOSCM 80 FCLK 400 低 高 M4 或M20 是 FCLK=FOSC 20 FCLK 30 低 低 3M21 不是 FCLK=FOSCM 80 FCLK 400 低 低 M4 或M20 不是 FCLK=FOSC 10 FCLK 400 高 Ｘ Ｘ 不是 FCLK=0 N/A （ DAC output） AD9951具有一個集成的電流輸出的 14位 DAC。不同的最大 DACs,內存儲器中的參考 AVDD,非 AGND。兩路互補的輸出提供組合的滿刻度輸出電流（ IOUT）。差動輸出降低了可能在 DAC輸出中出現(xiàn)的共模噪聲，增強了信噪比。滿刻度電流由連接在 DACISET 引腳和模擬地之間的外部電阻（ RSET）控制。滿刻度電流與電阻值之間的比例關系為 RSET=DAC 輸出的最大滿刻度電流輸出是 15 mA，但是通 常限制在 10 mA，以保持最佳不失真自由動態(tài)范圍 SFDR 內的性能。 DAC 輸出應在（ AVDD V）到（ AVDD + V）范圍內 .電壓若超出這個范圍，將引起過多的 DAC 失真，并且可能潛在地損壞 DAC 輸出電路。應適當注意DAC 輸出電路的負載，保證輸出電壓在允許工作范圍內。 I/O 端口功能 AD9951串行端口很靈活、同時串聯(lián)的 muni陽離子端口允許聯(lián)接于許多工業(yè)標準微型控制器和微處理器。該串聯(lián)的 I / O端口 patible用最大同步傳送格式 ,包括 Motorola 6905 /11 SPI和 Intel8051 SSR讀出狀態(tài)寄存器議定書。該接口可讀／寫通向全部的寄存器，配置AD9951。 MSB或 LSB轉接格式是配套該 AD9951串行接口端口可以是配置一致地單一的管腳 I / O（ SDIO） ,允許 2線接口或二單向的插腳適合于在／外面的（ SDIO / SDO）、依次啟動 3線內外觀。二個隨意的插腳 IOSYNC和 CS,啟動更大的適應性適合于系統(tǒng)設計 AD9951。 寄存器地址表如表 5所列。 表 寄存器名稱（串聯(lián)的地址） 地址范圍 MSB Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 LSB Bit 0 默認值 控制功能 寄存器 1（ CFR1）（ 0x00） 7:0 開 閑置 DAC斷電 時鐘輸入斷電 外電源向下方式 閑置 SYNC_CLK向外截止 閑置 0x00 19 15:8 閑置 閑置 AutoClr階段 輸出不使能 閑置 清除階段 SDIO唯一的輸入 LSB開始 0x00 23:16 自動裝置同步使能 軟件手冊同步 閑置 0x00 31:24 閑置 載荷ARR @_Ｉ／ O UD OSK使能 OSK自動鍵 0x00 控制功能寄存器 2（ CFR2）（ 0x01） 7:0 REFCLK倍頻器 0x00或 0x01，或 0x02或 0x03∶并聯(lián)的倍頻器0x04至 0x14∶ 4至 20倍增 VCO范圍 輸入電流 1:0 0x00 15:8 閑置 高速同步使能 硬件手冊同步使能 CRYSTAL向外引腳起作用 閑置 0x00 23:16 閑置 0x00 振幅標度因子（ ASF）（ 0x02） 7:0 振幅比例因子寄存器 7:0 0x00 15:8 自動緩變率速度控制 1:0 振幅比例因子寄存器 13:8 0x00 振幅緩變率（ ARR）（ 0x03） 7:0 振幅緩變率寄存器 7:0 0x00 頻率調節(jié)字7:0 頻率調節(jié)字 07:0 0x00 20 （ FTW0）（ 0x04） 15:8 頻率調節(jié)字 015:8 0x00 23:16 頻率調節(jié)字 023:16 0x00 31:24 頻率調節(jié)字 031:24 0x00 相位偏移字（ POW0）（ 0x05） 7:0 相位偏移字 07:0 0x00 15:8 閑置1:0 相位偏移字 013:8 0x00 控制功能寄存器 1（ CFR1） CFR2被用來控制 AD9951的各種功能、特性及工作模式。每位的功能將在下面進行詳細說明。 CFR131:27∶閑置。 CFR126∶振幅緩沖負載調節(jié)控制 CFR126 = 0（ 缺省 ）。由于 I/O更新輸入信號，所以該振幅緩變率計時器調幅負荷在超時（計時器 = = 1）不負荷。 CFR126 = 1。振幅緩變率計時器調幅負荷在超時（計時器 = = 1）或在 I / O更新輸入信號的時候。 CFR125∶ 外形振幅鍵控啟動控制 CFR125 = 0（ 缺省 ）。外形振幅鍵控調幅支路。 CFR125 = 。當啟動時、 CFR124控制該運行方式適合于這些功能。 CFR124∶自動的外部振幅鍵控啟動控制（唯一的正當?shù)漠? CFR125調幅高電平有效）時 CFR124 = 0（ 缺省 ）。當 CFR125有源調幅時、邏輯導通 CFR124啟動該手控的外部振幅鍵控運算分析。各振幅模型發(fā)送給 DAC乘以該振幅標度因子。 看該外部振幅鍵控二次發(fā)射控制適合于詳情。 CFR124 = CFR125有源調幅時 ,邏輯 1導通 CFR124啟動該自動的外部振幅鍵控器。觸發(fā)器 OSK引腳高處將使該輸出數(shù)量鋸齒形向上從零按該振幅標度因子規(guī)定以阻止資源通過該振幅緩變率的速度。觸發(fā)器 OSK管腳將引起該輸出到鋸齒形向下從該振幅標度因子想要零比例尺在該振幅緩變率。看該外形振幅鍵控截面適合于細節(jié)。 CFR123∶自動同步啟動控制 當 CFR123 = 0（ 缺省 ）時。 AD9951自動同步并聯(lián)調幅特征停止。 當 CFR123 = 1時 . AD9951自動同步有源調幅特征的方式。該裝置將同時 發(fā)生它的內部同步在（ SYNC_CLK）定位到信號之前轉送 SYNC_IN輸入時鐘脈沖。 AD9951同時并聯(lián)發(fā)生截面適合于細節(jié)。 CFR122∶ AD9951軟件手控同步并聯(lián) 當 CFR122 = 0（ 缺省 ）時。該手控同步調幅特征停止。 當 CFR122 = 1時 .手控的。該 SYNC_CLK上升沿被一個 SYNC_CLK 周期和控制調幅推進。為了推進該上升沿并聯(lián)定時，這個控制需要進行調整。 AD9951在同時發(fā)生并聯(lián)二次發(fā)射控制適合于細節(jié)。 CFR121:14∶閑置。 CFR113∶自動清除相位累加位 。 21 當 CFR113 = 0（ 缺省 ）時 ,一個新的頻率調節(jié)字將加到相位累加器的輸入，并且附加在當前存儲值上。 當 CFR113 = 1時 .這個位將自動同步清除（裝入 0）相位累加器。 CFR112∶正弦／余弦選擇位 當 CFR112 = 0（ 默認 ）時。角振幅轉換邏輯使用余弦函數(shù)。 當 CFR112 = 1時 .角振幅轉換邏輯使用正弦函數(shù)。 CFR111∶閑置。 CFR110∶清理相位累加器位。 當 CFR110 = 0（ 缺省 ）時。該階段累加器正常作用。 當 CFR110 = 1時 .相位累加 器被同步清除，并持續(xù)清除，直到周期結束。 CFR19∶ SDIO僅作為輸入。 當 CFR19 = 0（ 默認 ）時。 SDIO引腳雙向運行（兩線串行編程模式）。 當 CFR19 = 1時 .串行數(shù)據 I / O引腳（ SDIO）被設置為只作為輸入引腳（三線串行編程模式）。 CFR18∶最低有效位（ LSB first）（只有當 I/O端口被設置為串行端口時，此位才有效）。 當 CFR18