【文章內(nèi)容簡介】 nipulation 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ Node Type”設為“ Internal Node” 參數(shù)“ number of bits”設為“ 32” 注意：加法器模塊使用了“ Pipeline（流水線）”，已經(jīng)內(nèi)含了寄存器， 因而加法器出來后就不需要有延時模塊存在。 （ 4）相位調(diào)整部分由 Parallel Adder Subbactor1 模塊和 BusConversion2 構成，參數(shù)如下： Parallel Adder Subtractor1 模塊：（ Parallel Adder Subtractor1） 庫： Altera DSP Builder 中 Arithmetic 庫 參數(shù)“ Number of Inputs”設為“ 2” “ Add(+)Sub()”設為“ ++” 選擇“ Pipeline” 參數(shù)“ Clock Phase Selection”設為“ 1” BusConversion 模塊：（ BusConversion） 庫： Altera DSP Builder 中 IOamp。Bus 庫 參數(shù)“ Input Bus Type”設為“ Unsigned Integer” 參數(shù)“ Input [number of bits].[]”設為 32 參數(shù)“ Output [number of bits[.[]”設為“ 10” 參數(shù)“ Input Bit Connected to Output LSB”設為“ 22” 不使用“ Round”和“ Saturate” （ 5）剩下的模塊構成幅度控制部分，模塊參數(shù)如下： Product 模塊：（ Product） 庫： Altera DSP Builder 中 Arithemtic 庫 參數(shù)“ Pipeline”設為“ 2” 參數(shù)“ Clock Phase Selection”設為“ 1” 11 選擇“ Use LPM” Storage 模塊：（ LUT） 庫： Altera DSP Builder 中 Storage 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ Output [number of bits[.[]”設為“ 10” 參數(shù)“ LUT Address Width”設為“ 10” 參數(shù)“ MATLAB Array”設為“ 511*sin( [0:2*pi/(2^10):2*pi] )+512” 不選擇“ Use LPM”“ Register Address”“ Register Data” BusConversion1 模塊：（ BusConversion） 庫： Altera DSP Builder 中 IOamp。Bus 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ Input [number of bits].[]”設為“ 20” 參數(shù)“ Output [number of bits[.[]”設為“ 10” 參數(shù)“ Input Bit Connected to Output LSB”設為“ 10” 不使用“ Round” 不使用“ Saturate” （ 6）生成子系統(tǒng) DSP Builder 可以支持層次化設計方法。在 Matlab 的 Simulink 建模時，可以使用 SubSystem 來完成子系統(tǒng)的封裝和調(diào)用。 DSP Builder 繼承了 Simulink 的子系統(tǒng)來完成 DSP 模型的層次化設計。 在 DDS 模型窗口中，按住鼠標左鍵，移動鼠標畫一個框，選中圖中除了 SignalCompiler Step 模塊以外的所有模塊（可以通過按住鍵盤上的 Shift 鍵，用鼠標左鍵單擊來改變模塊的選擇情況）。接著，在選中的模塊上點擊鼠標右鍵，在彈出的右鍵菜單中選擇“ Create subsystem”建立子系統(tǒng)如圖 所示。 圖 中所示的 Subsystem 模塊上共有四個端口： In In In Out1。 事實上圖 顯示的是 ddsout 模型的頂層（ Top Level）原理圖，這時用鼠標雙擊 Subsystem 子系統(tǒng)模塊，就會彈出“ ddsout/Subsystem”窗口，顯示 Subsystem 子系統(tǒng)封裝的原理圖（如圖 所示）?？梢钥闯?，封裝后的圖自動增加了兩個 Simulink 的端口，即： In In In Out1。 在打開的子系統(tǒng)中，可以任意地增刪模塊：放置仿真用的 Simulink 庫的模塊；引入“ Scope”等。不過某些 DSP Builder 庫的模塊只能放置在頂層原理圖中，比如 SignalCompiler 模 塊。假如 在子系統(tǒng)模塊中放置了 SignalCompiler 模塊，只可以進行 Simulink 的仿真，但不能使用 SignalCompiler 來生成相應的 VHDL 代碼。 同普通的 DDS Builder 模塊一樣，子系統(tǒng)模塊也可以自行命名，操作方法同普通模塊，并且在子系統(tǒng)中的輸入 /輸出端口的名字也可以修改。在“ ddsout/Subsystem”子系統(tǒng)窗口，修改輸入端口“ In1”為“ P”；“ In2”為“ F”；“ In3”為“ A”；輸出端口“ Out1”為“ Out”。當修改好端口后，修改的結果立刻在 ddsout 模型的頂層原理圖上的 Subsystem 子系統(tǒng)上顯示出來。不需要任何的更新操作。 12 圖 生成子系統(tǒng) 圖 樹形結構顯示模型層次 對于生成的子系統(tǒng)模塊，可以將其當成一般的 DSP 模塊來使用，允許任意復制、刪除子系統(tǒng)模塊，或者再組合其它的模塊來生成更高一層的子系統(tǒng)。 建立好模型后，可以進行 Simulink 仿真，但是還不能進行 Simulink 分析。按照前面步驟建立的子系統(tǒng)模型，必須進行設置才可以讓 SignalCompiler 識別為 DSP Builder 的子系統(tǒng)。 在打開的 ddsout 模型窗口中，先選中子系統(tǒng)模型 Subsystem，然后選擇菜單“ Edit”→“ MaskSubsystem?”項， (如圖 )，打開“ Mask editor： Subsystem”設置對話框。 13 圖 生成子系統(tǒng)后的設置 在“ Mask editor： Subsystem”對話框中選擇“ Documentation”選項頁（如圖 所示），設置“ Mask type”為“ SubSystem AlteraBlockSet” 子系統(tǒng) Altera 模塊集），注意輸入時沒有引號。 設置完“ Mask type”后， SignalCompiler 就可以正常地生成 VHDL 代碼了。不過和沒有調(diào)用子系統(tǒng)的模型生成的 VHDL 代碼不同，沒調(diào)用子系統(tǒng)的模型，只生成一個 VHDL 代碼，而調(diào)用了子系統(tǒng)的模型，就生成了一個子系統(tǒng)的 VHDL 文件。 SignalCompiler 對 于子系統(tǒng)模塊的處理是：每個子系統(tǒng)模塊都產(chǎn)生一個 VHDL 文件，在上一級的 VHDL 文件中加以例化調(diào)用。 14 圖 編輯 Subsystem 的“ Mask type” 通過對每一層次的子系統(tǒng)的調(diào)用，可以實現(xiàn)復雜的 DSP 模型結構。為了便于管理， Simulink 提供了“ Model Browser”來顯示模型的結構（如圖 所示）。在模型窗口選擇“ View”→“ ModelBrowser Options”→“ Model Browser”項，在“ Model Browser”前打上勾。 、 Simulink 模型的仿真 為了仿真測試 Subsystem 的 DDS 功能，如圖 所示，加入相應的模塊。 AltBus 模塊：（ Altbus） 庫： Altera DSP Builder 中 IOamp。Bus 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ Node Type”設為“ Output port” 參數(shù)“ number of bits”設為“ 10” constant 模塊：（ constant） 庫： Altera DSP Builder 中 IOamp。Bus 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ number of bits”設為“ 16” 參數(shù)“ Constant Value”設為“ 0” 參數(shù)“ Sample time (1 for inherited)”設為“ 1” constant1 模塊：（ constant） 庫： Altera DSP Builder 中 IOamp。Bus 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ number of bits”設為“ 32” 參數(shù)“ Constant Value”設為“ 800000” 參數(shù)“ Sample time (1 for inherited)”設為“ 1” constant2 模塊：（ constant） 15 庫： Altera DSP Builder 中 IOamp。Bus 庫 參數(shù)“ Bus Type”設為“ Unsigned Integer” 參數(shù)“ number of bits”設為“ 10” 參數(shù)“ Constant Value”設為“ 1000” 參數(shù)“ Sample time (1 for inherited)”設為“ 1” 圖 仿真 DDS 本模型添加了 Simulink→ Sinks→ Scope 模塊，用于查看相應的位選信號的產(chǎn)生結果，如圖 所示。單擊其中的參數(shù)設置，出現(xiàn)圖 所示窗口，選擇其中的“ Data history”而，把 Limit data points to tast:設為 50000。 選擇 Simulation 菜單下的 configuration parameters?進行仿真參數(shù)的相應設置，在彈出的窗口中， stop time 設置為 50000，然