【文章內(nèi)容簡介】 編程電纜配置PLD，加入實際激勵，檢查是否完成預(yù)定功能。在設(shè)計過程中，如果出現(xiàn)錯誤，則需要重新回到設(shè)計輸入階段，改正錯誤或調(diào)整電路后重復(fù)上述過程。 第一次測試 根據(jù)試驗箱的操作，分別用按鈕D12控制測頻/占空比的轉(zhuǎn)換，用D15控制清零，用D16 控制開始測量。最初的軟件調(diào)試工程，分別通過手動按鈕從0到7讀出顯示上的兩位十六進(jìn)制數(shù)，從零到三所讀出的4個十六進(jìn)制數(shù)組合在一起是Ns，四到七讀出的數(shù)組合在一起時Nx，分別把組合的數(shù)據(jù)轉(zhuǎn)化成十進(jìn)制進(jìn)行計算，得到所測頻率。 根據(jù)Fx=Fs*Nx/Ns，得到所測數(shù)據(jù)。Fs=12mhz，f測=8hz。Ns02AE9F4501F785DB02C5826FNx0000001E000000160000001FFx= Fs*Nx/NsFs=12mhz,f測=4hzNs06cb715d02254c3701c9bf82Nx000000260000000c0000000aFx= Fs*Nx/NsFs=12mhz,f測=64hzNs01b5b8bb022de16805a1e811Nx00000099000000c3000001f8Fx=Fs*Nx/NsFs=12mhz,f測=12mhzNs017abb2800d28bb90196b4bfNx017ab04c00d286dc0196bbf4Fx= Fs*Nx/NsFs=12mhz,f測=750khzNs0251af5001199160016f32f0Nx00251af5001199160016f32fFx=Fs*Nx/Ns750000750000750000 Fs=12mhz,f測=6mhzNs0124b1be0169c67601cb2bdbNx009258df00b4e33b00e595ebFx=Fs*Nx/Ns600000060000006000000Ns0144905800fb3aa800b67b38Nx0028920b001ec7550016cf67Fx= Fs*Nx/Ns150000015000001500000 Fs=12mhz,f測= 第二次計算根據(jù)此計算結(jié)果，我們可以知道在實驗箱里的程序是可行的。但是需要用單片機(jī)來實現(xiàn)我們的計算過程和控制。所以我們進(jìn)行了單片機(jī)程序的編寫，希望通過按健控制直接從數(shù)碼管上讀出數(shù)據(jù)，但因為編寫匆忙，沒能設(shè)計小數(shù)點(diǎn)后面的顯示，對于小頻率的測試，誤差就相當(dāng)大了。下面是再次測試的實現(xiàn)數(shù)據(jù)。 次數(shù)（HZ）被測頻率N1N2N3N411111444341616161616646464646425625525625625616384163841638416384163846553665535655356555365536750k749974749974749974749974150000014999461499949149994914999496000000599979659997965999792599979612000000119995921199958911999589119995925000000050000614500008075000079050000843 有上面的測試結(jié)果可見，測試頻率可以高達(dá)50mhz，看來我們的程序是可行的，對于粗略的測試還是比較準(zhǔn)確的。但是因為沒有小數(shù)顯示，對于頻率較低的測試，誤差就大了。所以有待改進(jìn)。 系統(tǒng)調(diào)試的方法本系統(tǒng)既含有FPGA自編程硬件設(shè)計電路，又含有單片機(jī)控制電路，整個系統(tǒng)比較復(fù)雜，因此我們采用自底向上的調(diào)試方法，也就是先進(jìn)行各個單元電路的軟件仿真和硬件調(diào)試，在各個單元電路調(diào)試好后再進(jìn)行系統(tǒng)聯(lián)調(diào)，最后進(jìn)行硬件的編程固化及系統(tǒng)的組裝。 調(diào)試的軟/硬件(1) 系統(tǒng)設(shè)計開發(fā)軟件：MAX+plus Ⅱ ，偉福6000(WAVE 6000 for windows)。(2) 單片機(jī)及FPGA/CPLD調(diào)試設(shè)備：PIV計算機(jī)，偉福E6000L單片機(jī)仿真器及POD—8X5XP仿真頭，GW48CK EDA實驗開發(fā)系統(tǒng)及EPF10K20TC1444FPGA適配板，GWDVPB電子設(shè)計開發(fā)板單片機(jī)最小系統(tǒng)，煒煌WH500B程序編寫加密器，GDS820S數(shù)字存儲示波器。 系統(tǒng)的仿真結(jié)果 FPGA測試模塊中頻率/周期測量仿真圖如下圖所示。 系統(tǒng)的硬件驗證 ①單元電路的調(diào)試 FPGA/CPLD測頻專用電路的調(diào)試：使用MAX+plus Ⅱ ，計算機(jī)，GW48CK EDA實驗開發(fā)系統(tǒng)等軟件和設(shè)備，對FPGA/CPLD測控電路進(jìn)行VHDL程序的調(diào)試，有關(guān)仿真以及編程下載，硬件測試等。②統(tǒng)的聯(lián)合調(diào)試 在各個單元電路調(diào)試好后即可進(jìn)行系統(tǒng)聯(lián)調(diào)。③統(tǒng)的硬件驗證系統(tǒng)聯(lián)合調(diào)試成功后，可將單片機(jī)程序通過編程器固化到單片機(jī)中并插入EDA實驗開發(fā)系統(tǒng)中的單片機(jī)插座上，將VHDL設(shè)計經(jīng)過綜合適配后的網(wǎng)表對CPLD/FPGA進(jìn)行編程下載，輸入相關(guān)的信號，并進(jìn)行有關(guān)性能指標(biāo)的測試，直到滿足系統(tǒng)的設(shè)計要求為止。本設(shè)計的具體硬件驗證說明如下：本系統(tǒng)的顯示電路共設(shè)置了8個數(shù)碼管，前7個為數(shù)字顯示，另一個是測量狀態(tài)顯示。(1) 當(dāng)顯示為P. 時，是復(fù)位狀態(tài)，此時數(shù)碼管全熄。(2) 當(dāng)顯示為F時，是頻率測量狀態(tài)，單位Hz，如果前面出現(xiàn)兩個小數(shù)點(diǎn)，則第二個小數(shù)點(diǎn)表示MHz。(3) 當(dāng)顯示為P時，是周期測量狀態(tài)，單位μs。(4) 當(dāng)顯示為A時，是脈寬測量狀態(tài)，單位μs。(5) 當(dāng)顯示為B時，是占空比測量狀態(tài)，單位%。 設(shè)計技巧分析(1) 在系統(tǒng)總體設(shè)計方面，充分利用單片機(jī)和FPGA/CPLD各自的優(yōu)勢，將測控的主體分配給FPGA/CPLD，既可滿足頻測對速度方面的要求和多I/O口的要求，同時利用單片機(jī)具有良好的人機(jī)接口和控制運(yùn)算的功能，可以較簡單地實現(xiàn)鍵盤和顯示控制以及數(shù)據(jù)處理運(yùn)算。(2) 在頻率測量方面，由于采用了等精度測頻法，使該系統(tǒng)具有以下特點(diǎn)：① 相對測量誤差與被測頻率的高低無關(guān)；② 增大Tpr或fs可以增大Ns，減少測量誤差，提高測量精度；③ 測量精度與預(yù)置門寬度和標(biāo)準(zhǔn)頻率有關(guān)，與被測信號的頻率無關(guān)，預(yù)置門和常規(guī)測頻閘門時間相同而被測信號頻率不同的情況下，等精度測量法的測量精度不變。(3) 在顯示方面，首先采用串行動態(tài)顯示，節(jié)約了I/O口，簡化了驅(qū)動電路的設(shè)計。 (1) 設(shè)計并制作系統(tǒng)工作的外圍電路：系統(tǒng)用方波信號源、直流工作電源。(2) 系統(tǒng)聯(lián)合調(diào)試成功后，可將單片機(jī)程序通過編程器固化到單片機(jī)中，將VHDL設(shè)計經(jīng)過綜合適配后的網(wǎng)表對CPLD/FPGA進(jìn)行編程下載，將整個系統(tǒng)的外圍電路設(shè)計制作印刷電路板。 6 VHDL程序語言和FPGA簡介 VHDL程序語言介紹:硬件描述語言，是電子系統(tǒng)硬件行為描述，結(jié)構(gòu)描述，數(shù)據(jù)流描述語言。目前利用硬件描述語言可以進(jìn)行數(shù)字電子系統(tǒng)的設(shè)計。VHDL語言描述能力強(qiáng)，覆蓋面廣，抽象能力強(qiáng)，可讀性好，既能被人容易讀懂又能被計算機(jī)識別。VHDL語言中設(shè)計實體，程序包，涉及庫，為設(shè)計人員重復(fù)利用別人的設(shè)計提供了技術(shù)手段。重復(fù)利用別人的ip模塊和軟核是VHDL的特色，許多設(shè)計不必個個從頭再來，只要在更高層次上把ip 模塊利用起來，就能達(dá)到事半功倍的效果。傳統(tǒng)的硬件電路設(shè)計方法是采用自下而上的設(shè)計方法，即根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計；各功能模塊電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個系統(tǒng)的硬件設(shè)計。采用傳統(tǒng)方法設(shè)計數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時，設(shè)計者必須具備較好的設(shè)計經(jīng)驗，而且繁雜多樣的原理圖的閱讀和修改也給設(shè)計者帶來諸多的不便。為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期，各ASIC研制和生產(chǎn)廠家相繼開發(fā)了具有自己特色的電路硬件描述語言（Hardware Description Language，簡稱HDL）。但這些硬件描述語言差異很大，各自只能在自己的特定設(shè)計環(huán)境中使用，這給設(shè)計者之間的相互交流帶來了極大的困難。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語言作為可相互交流的設(shè)計環(huán)境已勢在必行。于是，美國于1981年提出了一種新的、標(biāo)準(zhǔn)化的HDL，稱之為VHSIC（Very High Speed Integrated Circuit） Hardware Description Language，簡稱VHDL。這是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。設(shè)計者可以利用這種語言來描述自己的設(shè)計思想，然后利用電子設(shè)計自動化工具進(jìn)行仿真，再自動綜合到門級電路，最后用PLD實現(xiàn)其功能。綜合起來講，VHDL語言具有如下優(yōu)點(diǎn)：1． 覆蓋面廣，描述能力強(qiáng)，是一個多層次的硬件描述語言。在VHDL語言中，設(shè)計的原始描述可以非常簡練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。2． 具有良好的可讀性，即容易被計算機(jī)接受，也容易被讀者理解。3． 使用期長，不會因工藝變化而使描述過時。因為VHDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時，只需修改相應(yīng)程序中的屬性參數(shù)即可。4． 支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用。一個大規(guī)模的設(shè)計不可能由一個人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計的分解和設(shè)計的再利用提供了有力的支持。當(dāng)電路系統(tǒng)采用VHDL語言設(shè)計其硬件時，與傳統(tǒng)的電路設(shè)計方法相比較，具有如下的特點(diǎn)：一． 采用自上而下的設(shè)計方法。即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計。在設(shè)計的過程中，對系統(tǒng)自上而下分成三個層次進(jìn)行設(shè)計：第一層次是行為描述。所謂行為描述，實質(zhì)上就是對整個系統(tǒng)的數(shù)學(xué)模型的描述。一般來說，對系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計的初始階段，通過對系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計中存在的問題。在行為描述階段，并不真正考慮其實際的操作和算法用何種方法來實現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達(dá)系統(tǒng)設(shè)計的要求。第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實現(xiàn)，必須將行為方式描述的VHDL語言程序改寫為RTL方式描述的VHDL語言程序。也就是說，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。第三層次是邏輯綜合。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級網(wǎng)絡(luò)表）。此時，如果需要，可將邏輯綜合的結(jié)果以邏輯原理圖的方式輸出。此后可對綜合的結(jié)果在門電路級上進(jìn)行仿真，并檢查其時序關(guān)系。應(yīng)用邏輯綜合工具產(chǎn)生的門級網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼點(diǎn)，即可利用PLD實現(xiàn)硬件電路的設(shè)計。由自上而下的設(shè)計過程可知，從總體行為設(shè)計開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計周期。由于目前眾多制造PLD芯片的廠家，其工具軟件均支持VHDL語言的編程。所以利用VHDL語言設(shè)計數(shù)字系統(tǒng)時，可以根據(jù)硬件電路的設(shè)計需要，自行利用PLD設(shè)計自用的ASIC芯片，而無須受通用元器件的限制。從自上而下的設(shè)計過程中可以看到，在系統(tǒng)設(shè)計過程中要進(jìn)行三級仿真，即行為層次仿真、RTL層次仿真和門級層次仿真。這三級仿真貫穿系統(tǒng)設(shè)計的全過程，從而可以在系統(tǒng)設(shè)計的早期發(fā)現(xiàn)設(shè)計中存在的問題，大大縮短系統(tǒng)設(shè)計的周期，節(jié)約大量的人力和物力。在傳統(tǒng)的設(shè)計方法中，往往要求設(shè)計者在設(shè)計電路之前寫出該電路的邏輯表達(dá)式或真值表（或時序電路的狀態(tài)表）。這一工作是相當(dāng)困難和繁雜的，特別是當(dāng)系統(tǒng)比較復(fù)雜時更是如此。而利用VHDL語言設(shè)計硬件電路時，就可以使設(shè)計者免除編寫邏輯表達(dá)式或真值表之苦，從而大大降低了設(shè)計的難度，也縮短了設(shè)計的周期。 與傳統(tǒng)的電路原理圖相比，使用VHDL源程序有許多好處：其一是資料量小，便于保存。其二是可繼承性好。當(dāng)設(shè)計其他硬件電路時，可使用文件中的某些庫、進(jìn)程和過程等描述某些局部硬件電路的程序。其三是閱讀方便。閱讀程序比閱讀電路原理圖要更容易一些，閱讀者很容易在程序中看出某一電路的工做原理和邏輯關(guān)系。而要從電路原理圖中推知其工作原理則需要較多的硬件知識和經(jīng)驗。 FPGA 簡介FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）