【文章內(nèi)容簡介】 4 位十進制計數(shù)器模塊 4 位十進制計數(shù)器模塊包含 4 個級聯(lián)十進制計數(shù)器，用來對施加到時鐘脈沖輸入端的待測信號產(chǎn)生的脈沖進行計數(shù)，十進制計數(shù)器具有集束使能、清零控制和進位擴展輸出的功能。使能信號和清零信號由閘門控制模塊的控制信號發(fā)生器所產(chǎn)生來對 4 個級聯(lián)十進制計數(shù)器周期性的計數(shù)進行控制。 (1)十進制計數(shù)器元件的設計 十進制計數(shù)器的程序如下： library ieee。 use 。 use 。 entity jishu10 is port(clk,rst,en:in std_logic。 cq:out std_logic_vector(3 downto 0)。 cout:out std_logic)。 end jishu10。 脈沖形成模塊 計數(shù)模塊 譯碼模塊 控制模塊 分頻模塊 量程切換模塊 被測信號 鎖存 清零 使能 基準信號 電子與電氣工程學院 畢業(yè)設計論文 9 9 architecture behav of jishu10 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。 begin if rst=39。139。 then cqi:=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if en=39。139。 then if cqi9 then cqi:=cqi+1。 else cqi:=(others=39。039。)。 end if。 end if。 end if。 if cqi=9 then cout=39。139。 else cout=39。039。 end if。 cq=cqi。 end process。 end behav。 在源程序中 COUT 是計數(shù)器進位輸出； CQ[3..0]是計數(shù)器的狀態(tài)輸出； CLK 是始終輸入端； RST是復位控制輸入端，當 RST=1 時， CQ[3..0]=0； EN 是使能控制輸入端，當 EN=1 時，計數(shù)器計數(shù)，當EN=0 時，計數(shù)器保持狀態(tài)不變。編譯成功后進行仿真，其仿真波形如下： 電子與電氣工程學院 畢業(yè)設計論文 10 10 圖 3 在項目編譯仿真成功后，將設計的十進制計數(shù)器電路設置成可調(diào)用的元件 ，用于以下的頂層設計。 圖 4 (2） 4 位十進制計數(shù)器的頂層設計 新建一個原理圖編輯窗，從當前的工程目錄中凋出 4 個十進制計數(shù)器元件 ，并按如圖所示的 4 位十進制計數(shù)器的頂層原理圖完成電路連接。電子與電氣工程學院 畢業(yè)設計論文 11 11 圖 5 完成 4 位十進制計數(shù)器的原理圖編輯以后，即可進行仿真測試和波形分析，其仿真輸出波形如圖所示，當 RST=0、 EN=1 是其計數(shù)值在 0 到 9999 之間循環(huán)變化， COUT 為計數(shù)進位輸出信號，作為后面的量程自動切換模塊的輸入脈沖。 圖 6 因此仿真結(jié)果正確無誤，可將以上設計的 4 位十進制計數(shù)器設置成可調(diào)用的元件 ，電子與電氣工程學院 畢業(yè)設計論文 12 12 以備高層設計中使用，其元件符號圖如下圖所示。 圖 7 控制模塊設計 1）閘門信號的設計 頻率計電 路工作時先要產(chǎn)生一個計數(shù)允許信號（即閘門信號），閘門信號的寬度為單位時間，如1S。在閘門信號有效時間內(nèi)，對被測信號計數(shù)，即為信號的頻率。該頻率計電路的精度取決于閘門信號 T。 本設計中選取的基準信號頻率為 750khz，為了得到 1s 高電平的周期性閘門信號，本設計采用對頻率為 750khz 基準信號先進行 75 分頻，再進行 3 個 10 分頻，最后進行 11 分頻，再用非門對分頻出的信號進行取非變換，這樣得到的門閘信號高電平為 1 秒鐘。 （ 1） 75 進制計數(shù)器的程序如下： library ieee。 use 。 use 。 entity jishu75 is port(clk,rst,en:in std_logic。 cq:out std_logic_vector(7 downto 0)。 cout:out std_logic)。 end jishu75。 architecture behav of jishu75 is begin 電子與電氣工程學院 畢業(yè)設計論文 13 13 process(clk,rst,en) variable cqi:std_logic_vector(7 downto 0)。 begin if rst=39。139。 then cqi:=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if en=39。139。 then if cqi74 then cqi:=cqi+1。 else cqi:=(others=39。039。)。 end if。 end if。 end if。 if cqi=74 then cout=39。139。 else cout=39。039。 end if。 cq=cqi。 end process。 end behav。 編譯成功后生成元件圖如下： 圖 8 電子與電氣工程學院 畢業(yè)設計論文 14 14 （ 2） 11 進制計數(shù)器的程序如下： library ieee。 use 。 use 。 entity jishu11 is port(clk,rst,en:in std_logic。 cq:out std_logic_vector(3 downto 0)。 cout:out std_logic)。 end jishu11。 architecture behav of jishu11 is begin process(clk,rst,en) variable cqi:std_logic_vector(3 downto 0)。 begin if rst=39。139。 then cqi:=(others=39。039。)。 elsif clk39。event and clk=39。139。 then if en=39。139。 then if cqi10 then cqi:=cqi+1。 else cqi:=(others=39。039。)。 end if。 end if。 end if。 if cqi=10 then cout=39。139。 電子與電氣工程學院 畢業(yè)設計論文 15 15 else cout=39。039。 end if。 cq=cqi。 end process。 end behav。 編譯成功后生成元件圖如下： 圖 9 2） .D觸發(fā)器的設計 其程序如下： library ieee。 use 。 entity reg_2 is port(clk,d:in std_logic。 q:out std_logic)。 end reg_2。 architecture behav of reg_2 is signal q1:std_logic。 begin process(clk) 電子與電氣工程學院 畢業(yè)設計論文 16 16 begin if clk39。event and clk=39。139。 then q1=d。 end if。 end process。 q=q1。 end behav。 編譯成功后生成如下元件圖： 圖 10 將生成的 75 進制計數(shù)器、 11 進制計數(shù)器、 10 進制計數(shù)器和非門按下圖連接來得到 1S 高電平門閘信號。 電子與電氣工程學院 畢業(yè)設計論文 17 17 圖 11 將其電路圖進行仿真，其仿真波形如下： 圖 12 對照其仿真波形，其輸出門閘信號高電平為 1S，符合設計，將其電路生成如下元件圖，以便頂層調(diào)用。 電子與電氣工程學院 畢業(yè)設計論文 18 18 圖 13 2） .控制信號發(fā)生器模塊 該模塊主要根據(jù)輸入高電平的 1S 閘門信號，產(chǎn)生計數(shù)允許信號 EN，該信號的高電平的持 續(xù)時間即計數(shù)允許時間，與輸入的門閘控制時鐘脈沖周期相同；產(chǎn)生清零信號 RST，在計數(shù)使能前對計數(shù)器先清零；產(chǎn)生存儲信號 LOAD，在計數(shù)結(jié)束后，利用上升沿把最新的頻率測量值保存在顯示寄存器中。 為了產(chǎn)生清零信號 RST，使能信 EN 和存儲信號 LOAD。不失一般性，控制信號發(fā)生器用 74161構(gòu)成 4 分頻計數(shù)器，用一個與非門，一個或非門和一個異或門實現(xiàn) 3 種譯碼狀態(tài)，與閘門模塊按下圖連接。 圖 14 編譯成功后進行仿真，其仿真波形如下： 電子與電氣工程學院 畢業(yè)設計論文 19 19 圖 15 該功能正確無誤后生成的元件符號圖如下圖所示。 圖 16 分頻模塊的設計 當被測頻率超出量程時，設計分頻模塊對被測頻率進行分頻衰減，單位上升，從而擴大測量頻率的范圍。 1).四選一數(shù)據(jù)選擇器 四選一數(shù)據(jù)選擇器的程序如下： library ieee。 use 。 電子與電氣工程學院 畢業(yè)設計論文 20 20 use 。 entity si_xuan_1 is port(a,b,c1,c2,c3,c4:in std_logic。 y:out std_logic)。 end si_xuan_1。 architecture behav of si_xuan_1 is signal x:std_logic_vector(1 downto 0)。 begin process(a,b) begin x=bamp