【文章內(nèi)容簡介】 包括 FIFO Partitioner、 ROM 和 ROM 宏功能模塊。 (5)存儲組件：包括存儲器、移位寄存器宏模塊和 LMP 存儲器函數(shù)。 Quartus Ⅱ 允許來自第三方的 EDIF 文件輸入，并提供一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊進行調(diào)試，從而解決了原理圖和 VHDL 混合輸入設計的問題。而且 Quartus Ⅱ 擁有性能良好的設計錯誤定位器，用于確定文本或圖形設計中的錯誤。 Altera 的 Quartus Ⅱ 作 為一種可編程邏輯的設計環(huán)境，由于其強大的設計能力和直觀易用的接口，越來越受到數(shù)字系統(tǒng)設計者的歡迎。 FPGA 的開發(fā)流程 隨著 可編程器件的發(fā)展， FPGA 的應用 越來越廣泛，對 FPGA 的開發(fā) 也顯得日趨重要。 FPGA 的開發(fā)流程如圖 3 所示。 基于 FPGA 的數(shù)字頻率計的設計 9 圖 3 FPGA 的開發(fā)流程圖 本章小結 本章 主要 對數(shù)字頻率計做了簡單的介紹，并提出了幾種常 見的用于模擬電路和數(shù)字電路中的測量頻率的方法 。 同時對本設計所使用的 EP2C20 芯片的內(nèi)部結構及其所包含的可用的內(nèi)部資源 做了簡單 的介紹 ， 并對設計中所用的現(xiàn)場可編程門陣列（ FPGA）及所 使 用 的 仿真軟件 Quartus Ⅱ 做了詳細介紹，同時也對 硬件描述語言 — VHDL 語言做了一定的 介紹 。 3 基于 FPGA 的 頻率測量系統(tǒng)的 方案選取 常用的數(shù)字頻率測量方法 用于頻率測量的方法很多，頻率測量的準確度主要取決于所測量的頻率范圍以及被測對象的特點。而測量所能達到的精度，不僅 僅取決于作為標準使用的頻率源的精度， 也取決于所使用的測量設備和測量方法 [11]。因此，下面介紹幾種常用的頻率測量方法，分析 它 們的優(yōu)缺點，從而提出計數(shù)法頻率測量方法。 直接測頻法 直接測頻法是最簡單的，也是最基本的頻率測量方法 。 在測量過程中，依據(jù)信號頻率高低的不同，測量方法也可以分為兩種： (1)被測信號頻率較高時 (M 法 ， 又稱計數(shù)測頻法 ) 通常選用一個頻率較低的標準頻率信號作為閘門信號，而將被測信號作為填充脈沖，在固 定閘門時間內(nèi)對其計數(shù)。設閘門寬度為 T ，計數(shù)值為 N ，則這種測量方法的頻率測量值為： 原理圖 /VHDL文本 編輯 綜合 FPGA/CPLD 適配 FPGA/CPLD 編程下載 FPGA/CPLD 器件和電路下載 時序與功能門級仿真 基于 FPGA 的數(shù)字頻率計的設計 10 TNfx ? (1) 測量誤差主要決定于閘門時間 T 和計數(shù)器計得的數(shù)的準確度，因此，總誤差可以采用分項誤差絕對值線性相加來表示，即： ])(1[ 00 ffTfff xxx ????? (2) 其中， )(1 xTf? 是最大量化誤差的相對值， )(11 xTfNNN ????? , NN? 的產(chǎn)生是由于測頻時，閘門的開啟時刻與計數(shù)脈沖之間的時間關系不相關造成的，即在相同的閘 門開啟時間內(nèi)，計數(shù)器所得的數(shù)并不一定相同。當 閘 門開啟時間 T 接近甚至等于被測信號周期 xT 的整數(shù)倍時，量化誤差最大，最大量化誤差為 1N ??? 個數(shù)。 00 ff? 為標準頻率的準確度，在數(shù)值上石英晶體振蕩器所提供的標準頻率的準確度等于閘門時間的相對誤差 TT? 的準確度，即： 00 ffTT ???? (3) 式中負號表示由 0f? 引起的閘門時間的誤差為 T?? 。 通常，對標準頻率的準確度 00 ff? 的要求是根據(jù)所要求的測頻準確度而提出來的。因此，為了使標準頻率誤差不對測量結果產(chǎn)生影響，標準頻率的準確度應高于被測信號準確度至少 1 個數(shù)量級。因此，測量較高的信號頻率時，若 0f 一定，閘門時間 T 越長，測 量準確度越高 。 當 T 選定后， 0f 越高， 1? 個數(shù)字誤差對測量結果影響 越小 ，測量準確度越高。 (2)被測信號頻率較低時 (T 法 ， 又稱測周期法 ) 通常被測信號被選作閘門信號，而將頻率較高的標頻信號作為填充脈沖，進行計數(shù)，設計數(shù)值為 N ，標準頻率信號的頻率為 0f ，周期為 0T ，則有： )(1 0NTfx ? (4) 這種方法測頻的誤差主要是對標頻信號計數(shù)產(chǎn)生的 1? 個數(shù)字誤差，在忽略標準頻率信號自身誤差的情況下，測量精度為： 02 fff xx ??? (5) 由上可知：直接測頻方法的優(yōu)點是：測量方便，讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測量精度。它的缺點是：由于被測信號 1? 個數(shù)字誤差的存在，難以兼顧低頻和高頻實現(xiàn)等精度測量，所以測量精度較低。 多周期同步測頻方法 多周期同步測頻是在直接測頻基礎上發(fā)展起來的，在目前的測頻系統(tǒng)中得到了越來越廣泛的應用。它在測頻時，閘門時間不是固定的，而是被測信號的整數(shù)倍，即與被測信號保持同步，因此消除了對被測信 號計數(shù)所產(chǎn)生的 1? 個數(shù)字誤差，使測量精度大為基于 FPGA 的數(shù)字頻率計的設計 11 提高，測量原理框圖如圖 4 所示，測量原理的波形如圖 5 所示。 圖 4 多周期同步測頻原理框圖 圖 5 多周期同步測頻原理波形圖 測量時，首先預置閘門開啟信號，此時計數(shù)器并不計數(shù)，等被測信號上升沿到來時，觸發(fā)器輸出計數(shù)允許信號 (實際閘門信號 )，計數(shù)器 l 對標準信號計數(shù)，計數(shù)器 2 對被測信號計數(shù)，預置閘門關閉時，計數(shù)器并不立即結束計數(shù)，而是等到被測信號上升沿到來時才停止計數(shù)，完成測量過程。若計數(shù)器 l 對標準信號的計數(shù)值為 cN ，計數(shù)器 2 對被測信號的計數(shù)值 xN ，則被測信號頻率為： ccxx fNNf ?? )( (6) 運算器對式 (6)進行運算，由顯示器顯示運算結 果，即為被測信號的頻率值。 誤差合成公式 為 ： )()( ccxxxx NNNNff ????? (7) 在 (7)中第一項為被測信號所引起的量化誤差，由于實際閘門與被測信號同步，所以0?? xN ，即消除了被測信號計數(shù)所產(chǎn)生的 1? 個 數(shù)字 量化 誤差，由此得到最大相對誤差為： 預置閘門 被測信號 fx 實 際閘門 T 標準信號 fc 標準信號 fc 預置閘門 D Q CP 被測信號 fx 計數(shù)器 1 計數(shù)器 2 實際閘門 運算顯示 基于 FPGA 的數(shù)字頻率計的設計 12 ])(1[ cccxx ffTfff ????? (8) 式 (8)說明頻率測量的相對誤差與被測信號的頻率無關，其大小主要取決于閘門時間和標準信號頻率，因而實現(xiàn)了頻帶內(nèi)等精度、高精度的測量。合理選擇閘門時間和標準信號頻率，既可保證測量精度 ， 又可提高測量速度，因此多周期同步測頻法得到了廣泛的應用。而且由 (8)式可知：閘門時間 T 越長，時基頻率越高，分辯率 越高，誤差愈小。但是，多周期同步測頻法還是沒能夠使時基信號與被測信號以及閘門信號三者同步，從而產(chǎn)生的時基信號的 1? 個 數(shù)字 量化誤差還沒有消除。 兩種測頻方法的比較 這兩種測頻方法各有利弊，其中直接測頻法是依據(jù)頻率的含義把被測信號加到閘門的輸入端，只有在閘門開 啟 時間 T （以 1s 計）內(nèi)，被測信號脈沖送到十進制計數(shù)器進行計數(shù)。而多周期同步測頻是在直接測頻基礎上發(fā)展起來的，在進行頻率測量時，直接測頻法的測量精度沒有多周期同 步測頻法的測量精度高。 對直接測頻法來說，雖然存在 1? 個數(shù)字誤差，但其測量方便可行，且在較寬的頻率范圍內(nèi)精度較高，因此在測量大范圍的頻率時不失為一種好方法。 對于多周期同步測頻法來說，雖然消除了 1? 個數(shù)字誤差，但時基信號與被測信號以及閘門信號三者難以同步，導致在比較寬的頻帶范圍內(nèi)誤差較大，并且本設計采用的閘門信號頻率不是很高，由式 (8)不難得出：閘門信號頻率低使多周期同步測頻法的誤差有所增大。 通過比較可知，直接測頻法雖然有 誤差，但其測量方便，讀數(shù)直接，在比較寬的頻率范圍內(nèi)能夠獲得較高的測量精度。多周期同步測頻法在比較寬的頻帶范圍內(nèi)誤差較大，因此本設計采用直接測頻法進行頻率測量。由于本設計的頻率測量范圍為1Hz1MHz，為了提高測量精度，本文采用直接測頻法中的 M 法（計數(shù)測頻法）來實現(xiàn)數(shù)字頻率計的設計。 計數(shù)法數(shù)字頻率計的工作原理 數(shù)字頻率計系統(tǒng)的內(nèi)部 結構 原理圖如圖 6 所示。由圖 6 可以看出，數(shù)字頻率計系統(tǒng)由脈沖整形電路、分頻器、 4 位十進制計數(shù)器、鎖存器、顯示模塊等組成。 計數(shù)法數(shù)字頻率計的 工作原理如下：標準信號通過 分頻器 ，產(chǎn)生占空比為 1/4,頻率為 的閘門信號和頻率為 1kHz 的顯示掃描信號 ； 被測信號 通過 脈沖 整形電路進行整形，使之成為計數(shù)器所需要的標準脈沖信號。計數(shù)器 在閘門信號開啟時，以被測信號為計數(shù)時鐘，在計數(shù)時鐘上升沿到來時，計數(shù)器開始計數(shù)。 計數(shù)器的復位信號是低電平有效， 當閘門信號下降沿到來時，計數(shù)器停止計數(shù)， 并將 輸出傳送給鎖存器，鎖存器將計數(shù) 器 的輸出進行鎖存，并交給顯示模塊顯示。顯示模塊用 七段 數(shù)碼管顯示測量的數(shù)據(jù)。 基于 FPGA 的數(shù)字頻率計的設計 13 圖 6 系統(tǒng)的內(nèi)部 結構 原理圖 計數(shù) 器 是對被測頻率信號進行