【導讀】方法來設(shè)計模型。實驗操作，提供一個接口測試模塊dds_test。該模塊主要負責按鍵輸入、數(shù)碼。輸入輸出接口如圖所示。件配置的完整PLD設(shè)計流程。MATLAB和Simulink兩大部分。征，從而縮短了DSP設(shè)計周期。已有的MATLAB函數(shù)和Simulink模塊可以和Altera

　　

【正文】 div_clk=39。139。 THEN dout1=key。 dout2=dout1。 dout3=dout2。 END IF。 END IF。 END PROCESS。 PROCESS (clock)按鍵邊沿檢測部分 BEGIN 21 IF RISING_EDGE(clock) THEN buff=dout1 OR dout2 OR dout3。 END IF。 END PROCESS。 key_edge=NOT (dout1 OR dout2 OR dout3) AND buff。 PROCESS(clock)按鍵 1 BEGIN IF RISING_EDGE(clock) THEN IF key_edge(0)=39。139。 THEN下降沿檢測 fword_r(31 DOWNTO 28)=fword_r(31 DOWNTO 28) + 1。 END IF。 END IF。 END PROCESS。 PROCESS(clock)按鍵 2 BEGIN IF RISING_EDGE(clock) THEN IF key_edge(1)=39。139。 THEN下降沿檢測 fword_r(27 DOWNTO 24)=fword_r(27 DOWNTO 24) + 1。 END IF。 END IF。 END PROCESS。 PROCESS(clock)按鍵 3 BEGIN IF RISING_EDGE(clock) THEN IF key_edge(2)=39。139。 THEN下降沿檢測 fword_r(23 DOWNTO 20)=fword_r(23 DOWNTO 20) + 1。 END IF。 END IF。 END PROCESS。 PROCESS(clock)按鍵 4 BEGIN IF RISING_EDGE(clock) THEN IF key_edge(3)=39。139。 THEN下降沿檢測 fword_r(19 DOWNTO 16)=fword_r(19 DOWNTO 16) + 1。 END IF。 END IF。 22 END PROCESS。 PROCESS(clock)按鍵 5 BEGIN IF RISING_EDGE(clock) THEN IF key_edge(4)=39。139。 THEN下降沿檢測 fword_r(15 DOWNTO 12)=fword_r(15 DOWNTO 12) + 1。 END IF。 END IF。 END PROCESS。 PROCESS(clock)按鍵 6 BEGIN IF RISING_EDGE(clock) THEN IF key_edge(5)=39。139。 THEN下降沿檢測 fword_r(11 DOWNTO 8)=fword_r(11 DOWNTO 8) + 1。 END IF。 END IF。 END PROCESS。 PROCESS(clock)按鍵 7 BEGIN IF RISING_EDGE(clock) THEN IF key_edge(6)=39。139。 THEN下降沿檢測 fword_r(7 DOWNTO 4)=fword_r(7 DOWNTO 4) + 1。 END IF。 END IF。 END PROCESS。 PROCESS(clock)按鍵 8 BEGIN IF RISING_EDGE(clock) THEN IF key_edge(7)=39。139。 THEN下降沿檢測 fword_r(3 DOWNTO 0)=fword_r(3 DOWNTO 0) + 1。 END IF。 END IF。 END PROCESS。 PROCESS(clock) 23 BEGIN IF RISING_EDGE(clock) THEN IF div_clk=39。139。 THEN t=t+1。 END IF。 END IF。 END PROCESS。 PROCESS(clock) BEGIN IF RISING_EDGE(clock) THEN IF div_clk=39。139。 THEN CASE(t) IS選擇掃描顯數(shù)據(jù) WHEN 000=disp_dat=fword_r(31 DOWNTO 28)。 第一個數(shù)碼管 WHEN 001=disp_dat=fword_r(27 DOWNTO 24)。 第二個數(shù)碼管 WHEN 010=disp_dat=fword_r(23 DOWNTO 20)。 第三個數(shù)碼管 WHEN 011=disp_dat=fword_r(19 DOWNTO 16)。 第四個數(shù)碼管 WHEN 100=disp_dat=fword_r(15 DOWNTO 12)。 第五個數(shù)碼管 WHEN 101=disp_dat=fword_r(11 DOWNTO 8)。 第六個數(shù)碼管 WHEN 110=disp_dat=fword_r(7 DOWNTO 4)。 第七個數(shù)碼管 WHEN 111=disp_dat=fword_r(3 DOWNTO 0)。 第八個數(shù)碼管 END CASE。 CASE(t) IS WHEN 000= dig_r=01111111。選擇第一個數(shù)碼管顯示 WHEN 001= dig_r=10111111。選擇第二個數(shù)碼管顯示 WHEN 010= dig_r=11011111。選擇第三個數(shù)碼管顯示 WHEN 011= dig_r=11101111。選擇第四個數(shù)碼管顯示 WHEN 100= dig_r=11110111。選擇第五個數(shù)碼管顯示 WHEN 101= dig_r=11111011。選擇第六個數(shù)碼管顯示 WHEN 110= dig_r=11111101。選擇第七個數(shù)碼管顯示 WHEN 111= dig_r=11111110。選擇第八個數(shù)碼管顯示 END CASE。 END IF。 END IF。 END PROCESS。 PROCESS(disp_dat) 七段譯碼 BEGIN CASE disp_dat IS WHEN X0= seg_r=Xc0。顯示 0 WHEN X1= seg_r=Xf9。顯示 1 WHEN X2= seg_r=Xa4。顯示 2 24 WHEN X3= seg_r=Xb0。顯示 3 WHEN X4= seg_r=X99。顯示 4 WHEN X5= seg_r=X92。顯示 5 WHEN X6= seg_r=X82。顯示 6 WHEN X7= seg_r=Xf8。顯示 7 WHEN X8= seg_r=X80。顯示 8 WHEN X9= seg_r=X90。顯示 9 WHEN Xa= seg_r=X88。顯示 a WHEN Xb= seg_r=X83。顯示 b WHEN Xc= seg_r=Xc6。顯示 c WHEN Xd= seg_r=Xa1。顯示 d WHEN Xe= seg_r=X86。顯示 e WHEN Xf= seg_r=X8e。顯示 f WHEN OTHERS= seg_r=XFF。 END CASE。 END PROCESS。 dig=dig_r。 seg=seg_r。 fword=fword_r。 END。 五 、總結(jié) 通過這次 畢業(yè) 設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，才能真正為社會服務(wù)，從而提高自己的實際動手能力和獨立思考的能力。在設(shè)計的過程 中可以說得是困難重重， 知識的不足和對軟件使用的不熟料， 畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設(shè)計的過程中發(fā)現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。 讓自己在以后的學習中更加去學習知識。對自己也有了充分的了解，為以后打下了基礎(chǔ)。 學習上的不足通過本次課程設(shè)計充分的體現(xiàn)出來了，有很多不懂的地方時自己所不知道的，在平時學習中我們都忽視了，到用的時候才知道自己有很多的都不懂，沒有掌握， 很多地方只有通過老師的幫助才能夠解決，從課程設(shè)計里面才會知道自己學到了多少有用的知識，不懂的 地方通過老師細心的講解，讓我們從中學到了很多課堂上面沒有把握的知識點。通過本次課程設(shè)計受益匪淺。 25 六、 參考文獻 1 黃正瑾 .在系統(tǒng)編程技術(shù)及其應(yīng)用 .南京：東南大學出版社， 1997 2 彭介華 .電子技術(shù)課程設(shè)計指導 .北京：高等教育出版社， 1997 3 李國麗，朱維勇 .電子技術(shù)實驗指導書 .合肥：中國科技大學出版社， 2021 4 潘松，黃繼業(yè) .EDA 技術(shù)實用教程 .北京：科學出版社， 2021 5 鄭家龍，王小海，章安元 .集成電子技術(shù)基礎(chǔ)教程 .北京：高等教育出版社， 2021 6 張昌凡，龍永紅，彭濤 .可編程邏輯器 件及 VHDL 設(shè)計技術(shù) .廣州：華南工學院出版社， 2021 7 盧杰，賴毅 .VHDL 與數(shù)字電路設(shè)計 .北京：科學出版社， 2021 8 王金明，楊吉斌 .數(shù)字系統(tǒng)設(shè)計與 Verilog ：電子工業(yè)出版社， 2021 9 張明 .Verilog HDL 實用教程 .成都：電子科技大學出版社， 1999 10 欒銘，高明倫 .工業(yè)控制芯片中狀態(tài)機的描述方法 .合肥：第三屆全球智能與自動化大會， 2021 11 著，徐振林等譯 .Verilog HDL 硬件描述語言 .北京：機械工業(yè)出版社，2021 12 劉明業(yè)， 將敬旗，刁嵐松等譯 .硬件描述語言 ：清華大學出版社，2021 ，顧新 .VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計 .西安：西安電子科技大學出版社， 1999