【正文】 END BBB_ARC。 ARCHITECTURE BBB_ARC OF BBB IS BEGIN PROCESS(CHA) VARIABLE TMP:STD_LOGIC_VECTOR(7 DOWNTO 0)。 仿真時(shí)序圖如圖 ： 圖 八位二進(jìn)制循環(huán)加法計(jì)數(shù)器仿真圖 數(shù)據(jù)鎖存模塊 該模塊為鎖存模塊，當(dāng) CHA信號(hào)上升沿到來(lái)時(shí)將端口 DATA的數(shù)據(jù)鎖存。 BEGIN IF CLK39。它的功能是送出連續(xù)增加的 8 位數(shù)據(jù)給數(shù)模轉(zhuǎn)換芯片 DAC0832，同時(shí)送給模塊 BBB 鎖存。 (4)RBO()：滅零輸出，它和滅燈輸入 BI()共用一端，兩者配合使用，可以實(shí)現(xiàn)多位數(shù) 碼顯示的滅零控制。 LT() RBI() A3 A2 A1 A0 BI()/RB0() a() b() c() d() e() f() g( ) 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 1 X 0 0 0 1 1 1 0 0 1 1 1 1 1 1 X 0 0 1 0 1 0 0 1 0 0 1 0 2 1 X 0 0 1 1 1 0 0 0 0 1 1 0 3 1 X 0 1 0 0 1 1 0 0 1 1 0 0 4 1 X 0 1 0 1 1 0 1 0 0 1 0 0 5 1 X 0 1 1 0 1 1 1 0 0 0 0 0 6 1 X 0 1 1 1 1 0 0 0 1 1 1 1 7 1 X 1 0 0 0 1 0 0 0 0 0 0 0 8 1 X 1 0 0 1 1 0 0 0 1 1 0 0 9 X X X X X X 0 1 1 1 1 1 1 1 熄滅 1 0 0 0 0 0 0 1 1 1 1 1 1 1 熄滅 0 X X X X X 1 0 0 0 0 0 0 0 8 表 74LS47真值表 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 19 各控制端功能描述： (1)LT()：試燈輸入，是為了檢查數(shù)碼管各段是否能正常發(fā)光而設(shè)置的。發(fā)光二極管的工作電流選取在 1020ma，電流選小了， 7 段數(shù)碼管不太亮，選大了工作時(shí)間長(zhǎng)了發(fā)光管易燒壞。 7 段數(shù)碼管又分共陰和共陽(yáng)兩種顯示方式。對(duì)于預(yù)算緊張的本設(shè)計(jì)課題，這種顯示方案是種不錯(cuò)的選擇。 輸出電壓擺幅大 (0 至 Vcc～ ) 通過在設(shè)計(jì)中使用 LM358，大大簡(jiǎn)化了運(yùn)放電路，還使得這種含有 CPLD 器件的聯(lián)合裝置充分代替低頻 A\D 轉(zhuǎn)換器，實(shí)現(xiàn)數(shù)碼顯示的功能。 電源電壓范圍寬：?jiǎn)坞娫?(3～ 30V)； 雙電源 (177。 CMRR 越大越好。 輸出級(jí) ： 多為互補(bǔ)對(duì)稱射極跟隨器，用于提高集成運(yùn)放 帶負(fù)載的能力，輸出級(jí)往往還設(shè)置有過流保護(hù)電路。 圖 運(yùn)放結(jié)構(gòu)框圖 各模塊的功能如下： 輸入級(jí) ： 由具有恒流源的差動(dòng)放大器組成，以獲得盡可能低的零點(diǎn)漂移和盡可能高的共模抑制比，還要求輸入電阻要高。其功能是同相端連接來(lái)自 DAC0832 輸出的控制模擬量，另一反相端就連接可變電阻器的模擬量輸入值。由于 T 型電阻網(wǎng)絡(luò) D/A轉(zhuǎn)換器只要求兩種阻值的電阻，因此最 適合于集成工藝，集成 D/A 轉(zhuǎn)換器普遍采用這種電路結(jié)構(gòu)。時(shí)鐘基準(zhǔn)產(chǎn)生電路主要對(duì)應(yīng)參考電壓源，它保證輸入數(shù)字信號(hào)的相位特性在轉(zhuǎn)換過程中不會(huì)混亂，時(shí)鐘基準(zhǔn)的抖晃（ jitter)會(huì)制造高頻噪音。 圖 EPF30TC1443芯片示意圖 本設(shè)計(jì)采用 ALTERA公司的 FLEX系列器件 EPF30TC1443芯片作為主 控制器，如上圖 ，主要完成以下操作： （ 1）控制電路切換，構(gòu)成各參數(shù)檢測(cè)所要求的環(huán)路。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 10 第 2 章 系統(tǒng)硬件電路設(shè)計(jì) 設(shè)計(jì)任務(wù)和要求 設(shè)計(jì)任務(wù) 本課題要求利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對(duì)其進(jìn)行設(shè)計(jì)開發(fā)，設(shè)計(jì)并制作一個(gè)能測(cè)試通用型模擬信號(hào)的基本參數(shù)的測(cè)量系統(tǒng)。 通過以上的介紹可以看出， FPGA借助軟件開發(fā)系統(tǒng)，實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化，無(wú)需選購(gòu)器件，無(wú)需組裝系統(tǒng)，自動(dòng)模擬代替了復(fù)雜的調(diào)試，全部操作都在計(jì)算機(jī)上進(jìn)行，以一塊芯片實(shí)現(xiàn)一個(gè)系統(tǒng)，它的設(shè)計(jì)簡(jiǎn)單，開發(fā)周期短，設(shè)計(jì)可靠性高。 SXA系列 FPGA的主要特點(diǎn)是功耗低、在接上了所有內(nèi)部寄存器之后， 200MHZ運(yùn)行時(shí)的功耗不到 1w，而且價(jià)格也較為低廉、并擁有良好的性能。新近推出的 FLEX 10KE系列器件是以前的 FLEX 10K系列器件的增強(qiáng)型，該系列在結(jié)構(gòu)上采用了與 FLEX 10K系列相同的邏輯塊，但片內(nèi)嵌入式 RAM是 FLEX 10K系列的兩倍，而且增加了一個(gè)雙端口 RAM，這對(duì)通信應(yīng)用來(lái)說(shuō)是一個(gè)重要的優(yōu)勢(shì)所在。 IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接?？删幊踢壿嫻δ軌K（ CLB）是實(shí)現(xiàn)用戶功能的基本單元，它們通常規(guī)則地排成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入輸出塊完成芯片上邏輯于外部封裝腿的接口，常圍繞著陣列排列于芯片四周；可編程內(nèi)部互連包括各種長(zhǎng)度的連接線段和一些可編程連接開關(guān)，它們將各個(gè)可編程邏輯塊或輸入輸出塊連接起來(lái)，構(gòu)成特定功能的電路。 連續(xù)互連型 FPGA是利用相同長(zhǎng)度的金屬線貫穿于整個(gè)芯片來(lái)實(shí)現(xiàn)邏輯功能塊之間的互連，這種連線結(jié)構(gòu)的布線延時(shí)是固定和可預(yù)測(cè)的。因此， FPGA 的使用非常靈活。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 現(xiàn)場(chǎng)可編程門陣列 (FPGA) FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，綜是在PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。在硬件描述語(yǔ)言幾十年的發(fā)展歷程中 ,出現(xiàn)了百余種 HDL。在該過程中 ,編譯軟件自動(dòng)地對(duì)設(shè)計(jì)文件進(jìn)行綜合、優(yōu)化 ,并針對(duì)所選中的器件進(jìn)行映射、布局、布線 ,產(chǎn)生相應(yīng)的位流數(shù)據(jù)文件。模擬信號(hào)檢測(cè)處理系統(tǒng)大致結(jié)構(gòu)可以分為七個(gè)主要部分，即： 8 位二進(jìn)制循環(huán)加法計(jì)數(shù)器、數(shù)據(jù)鎖存器、數(shù)據(jù)處理模塊、片選信號(hào)模塊、進(jìn)制轉(zhuǎn)換模塊、小數(shù)點(diǎn)控制模塊和七段譯碼顯示模塊等。在設(shè)計(jì)時(shí)，設(shè)計(jì)者幾乎沒有靈活性可言，搭成的系統(tǒng)所需的芯片種類多且數(shù)目大，故所需的市場(chǎng)成本自然就高了很多。使用 FPGA 器件 設(shè)計(jì) 模擬信號(hào)檢測(cè)處理系統(tǒng)，依靠于數(shù)字化的測(cè)量，采用 VHDL 硬件描述語(yǔ)言，以 FPGA 器件作為控制的核心，使整個(gè)系統(tǒng)顯得精簡(jiǎn)，不但能達(dá)到所要求的技術(shù)指標(biāo)，還具有靈活的現(xiàn)場(chǎng)更基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 3 改性，還有處理速度快，實(shí)時(shí)性好、可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。這就要求對(duì)常用重要參數(shù)達(dá)到快速準(zhǔn)確的測(cè)試?？梢宰屖褂迷撓到y(tǒng)的人快速而準(zhǔn)確的得到所需參數(shù)并且處理，讓電子產(chǎn)品的研究設(shè)計(jì)周期縮短，電子設(shè)備的維護(hù)速度提高。采用 FPGA/CPLD 可編程器件 ,可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)器件進(jìn)行設(shè)計(jì) ,而以硬件的形式實(shí)現(xiàn)既定的系統(tǒng)功能。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 1 第 1 章 緒論 序言 隨著科學(xué)技術(shù)的進(jìn)步，電子器件和電子系統(tǒng)設(shè)計(jì)方法日新月異，電子設(shè)計(jì)自動(dòng)化（ Electronics Design Automation， EDA）技術(shù)正是適應(yīng)了現(xiàn)代電子產(chǎn)品設(shè)計(jì)的要求，吸收了多學(xué)科最新成果而形成的一門新技術(shù)。本次課題把它納入計(jì)算機(jī)編程行列。實(shí)際上仍然采用 VHDL 語(yǔ)言編寫源程序，并且通過 Max+PlusⅡ 進(jìn)行編譯、仿真和下載實(shí)現(xiàn)其功能。通過直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì)能夠?qū)崿F(xiàn)模擬信號(hào)檢測(cè)處理的功能。我們這次研究設(shè)計(jì)的 “基于 FPGA的模 擬信號(hào)檢測(cè)處理系統(tǒng) ”就是運(yùn)用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對(duì)其進(jìn)行設(shè)計(jì)開發(fā)，系統(tǒng)完全依靠于數(shù)字化的檢測(cè)，采用 VHDL 硬件描述語(yǔ)言，以 FPGA 器件作為控制的核心，使整個(gè)系統(tǒng)顯得尤為精簡(jiǎn)，能達(dá)到所要求的技術(shù)指標(biāo)，具有靈活的現(xiàn)場(chǎng)更改性，還有處理速度快，實(shí)時(shí)性好、可靠、抗干擾性強(qiáng)等優(yōu)點(diǎn)。本次課題把它納入計(jì)算機(jī)編程行列。系統(tǒng)主要包括： 8 位二進(jìn)制循環(huán)加法計(jì)數(shù)器、數(shù)據(jù)鎖存器、數(shù)據(jù)處理模塊、片選信號(hào)模塊、二進(jìn)制轉(zhuǎn)換模塊、小數(shù)點(diǎn)控制模塊和七段譯碼顯示模塊 等幾部分。目前模擬系統(tǒng)檢測(cè)參數(shù)快速測(cè)試水平還不夠完善，很多現(xiàn)有小型測(cè)試系統(tǒng)大部分是手動(dòng)或者半自動(dòng)的，測(cè)試速度慢，操作比較麻煩，自動(dòng)化程度不夠高。 數(shù)字檢測(cè)系統(tǒng)的設(shè)計(jì)方法 數(shù)字系統(tǒng)的傳統(tǒng)設(shè)計(jì)方法 從概念上講 ,凡是利用數(shù)字技術(shù)處理和傳輸信息的電子系統(tǒng)都可以稱為數(shù)字系統(tǒng)。同時(shí)，基于芯片的設(shè)計(jì)可以減少芯片的數(shù)量，縮小系統(tǒng)體積，降低系統(tǒng)能耗，提高系統(tǒng)的性能和可靠性。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 4 運(yùn)用可編程器件的設(shè)計(jì)步驟 FPGA 的 設(shè)計(jì)步驟大致分為：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)仿真、設(shè)計(jì)下載。所以應(yīng)當(dāng)仔細(xì)解讀錯(cuò)誤提示逐一改正后才能進(jìn)行波形仿真。 （ 1） VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，尤其是其強(qiáng)大的行為描述能力和語(yǔ)言結(jié)構(gòu)，只需直接面對(duì)對(duì)象進(jìn)行系統(tǒng)級(jí)的邏輯行為描述，從而避開了具體的器件結(jié)構(gòu)來(lái)進(jìn)行系統(tǒng)設(shè)計(jì)。 FPGA 的基本特點(diǎn)主要有： 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。加電時(shí)， FPGA 芯片將EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。按照邏輯功能塊的大小不同，可將FPGA分為細(xì)粒度結(jié)構(gòu)和粗粒度結(jié)構(gòu)兩類 :細(xì)粒度 FPGA的邏輯功能塊一般較小，其優(yōu)點(diǎn)是功能塊的資源可以完全利用，缺點(diǎn)是完成復(fù)雜的邏輯功能需要大量的連線和開關(guān)，因而速度慢 。 可重復(fù)編程 FPGA采用 SRAM開關(guān)元件或快閃 EPROM控制的開關(guān)元件，每次重新加電。 CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器，分別用來(lái)選擇觸發(fā)器激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。該公司的基于 CMOS的現(xiàn)場(chǎng)可編程邏輯器件同樣具有高速、高密度、低功耗的特點(diǎn)。在基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 8 APEX 20KE系列中的鎖相環(huán)（ PLL）可以提供多種 LVDS。 FPGA的應(yīng)用 FPGA的電路設(shè)計(jì)是通過 FPGA開發(fā)系統(tǒng)實(shí)現(xiàn)。 （ 2）可變電阻器模擬 0～ 5V 的模擬量輸入值，這個(gè)值被接入另一個(gè)運(yùn)放的反向輸入端。 （ 2）測(cè)量數(shù)據(jù)通過顯示設(shè)備顯示。 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 12 數(shù)模 /模數(shù)轉(zhuǎn)換 數(shù)模轉(zhuǎn)換器是將數(shù)字信號(hào)轉(zhuǎn)換為模擬信號(hào)的系統(tǒng)，一般用低通濾波即可以實(shí)現(xiàn)。 通常的模數(shù)轉(zhuǎn)換器是將一個(gè)輸入電壓信號(hào)轉(zhuǎn)換為一個(gè)輸出的數(shù)字信號(hào)。 本次設(shè)計(jì)中數(shù)模轉(zhuǎn)換要求采用 DAC0832 芯片實(shí)現(xiàn)。直到目前隨著比較器性能指標(biāo)的改進(jìn)，使其更好地勝任電壓比較這一基本任務(wù)，這一狀況才得到改善，本文主要介紹新型比較器的性能及其典型應(yīng)用。 中間級(jí) ： 由多級(jí)電壓（共射或共源）放大器組成，為集成運(yùn)放提供電壓增益。 最大輸出電壓 Uopp 它是指一定電壓下，集成運(yùn)放的最大不失真輸出電壓的峰 峰值。它的使用范圍包括傳感放大器、直流增益模塊和其他所有可用單電源供電的使用運(yùn)算放大器的場(chǎng)合。 低功耗電流，適合于電池供電 方案一：采用點(diǎn)陣式液晶顯示器（ LCD）。與上述電路模塊設(shè)計(jì)一樣 ,它也只需要先設(shè)計(jì)一個(gè)單個(gè)的譯碼器 ,然后通過連接組合就可構(gòu)成系統(tǒng)的譯碼電路模塊 ,從而實(shí)現(xiàn)系統(tǒng)的譯碼功能。如果 7 段數(shù)碼管是共陽(yáng)顯示電路，那就需要選用 74LS47 譯碼驅(qū)動(dòng)集成電路。它將編碼時(shí)賦予代碼的含義 “翻譯 ”過來(lái)。 BI()=0時(shí)。 外圍輔助電路框圖如圖 所示： 圖 模擬信號(hào)檢測(cè)系統(tǒng)外圍電路方框圖 基于 FPGA的模擬信號(hào)檢測(cè)處理系統(tǒng)設(shè)計(jì)與仿真 20 第 3 章 系統(tǒng)軟件編程 系統(tǒng) 程序說(shuō)明 系統(tǒng)軟件編程采用 VHDL硬件描述語(yǔ)言 ，對(duì) 可編程邏輯器件 進(jìn)行編程實(shí)現(xiàn)各項(xiàng)功能。 USE 。 THEN CNT:=CNT+1。 USE 。139。 圖 二進(jìn)制范圍擴(kuò)大頂層原理圖 其程序清單如下所示： LIBRARY IEEE。 END PROCESS。 END CC。 ELSE A0:=0000。 Q0=A0。 END CCC_ARC。你也可以用時(shí)鐘再加上一個(gè)速度較慢的使能來(lái)對(duì)輸入信號(hào)計(jì)數(shù)。 END DDD。 仿真時(shí)序圖如圖 所示： 圖 消抖動(dòng)模塊仿真圖 片選信號(hào)模塊 該模塊將送出數(shù)碼管片選信號(hào)。 END SEL。 END PROCESS。 Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 WHEN 10=Q=A2。 END CH_ARC。 END CASE。系統(tǒng)基本達(dá)到了預(yù)期的設(shè)計(jì)要求。以微電子、通信和計(jì)算機(jī)為代表的信息產(chǎn)業(yè)的發(fā)展引起了社會(huì)經(jīng)濟(jì)乃至人們生活方式的深