【正文】 MHz 信號(hào)。 8位數(shù)字頻率計(jì)的頂層框圖 （ ），設(shè)計(jì)實(shí)現(xiàn)包括信號(hào)源模塊（ F1MHZ、CNT） 、頻率計(jì)模塊（ FREQ）和顯示模塊（ display）三大模塊。 disply 為七段譯碼顯示驅(qū)動(dòng)電路，可以將頻率計(jì)數(shù)的結(jié)果譯成能在數(shù)碼管上顯示 的相對(duì)應(yīng)的阿拉伯?dāng)?shù)字，便于讀取測量的結(jié)果。當(dāng)高電平時(shí)允許計(jì)數(shù)，低電平時(shí) 禁止計(jì)數(shù)。 Cnt10 為十進(jìn)制計(jì)數(shù)器。在信號(hào) load的上升沿時(shí)，立即對(duì)模塊的輸入口的數(shù)據(jù)鎖存到 reg32b的內(nèi)部，并由 reg32b 的輸出端輸出，然后，七段譯碼器可以譯碼輸出。 testctl 的計(jì)數(shù)使能信號(hào) testen 能產(chǎn)生一個(gè) 1 s 寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 Cnt10 的 ENA 使能端進(jìn)行同步控制：當(dāng) testen 高電平時(shí)允許計(jì)數(shù)、低電平時(shí)停止計(jì)數(shù)。主要由 5 個(gè)模塊組成，分別是：信號(hào)源模塊、 9 控制模塊、計(jì)數(shù)模塊、鎖存器模塊和顯示器模塊 [6]。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果。 圖 等精度測頻實(shí)現(xiàn)原理 圖 本章小結(jié) 本章從各個(gè)方面說明了頻率計(jì)的 工作原理， 對(duì) 等精度 頻率計(jì)的實(shí)現(xiàn)，在理論上起到了作用。則等精度測量方法測量精度與預(yù)置門寬度的標(biāo)準(zhǔn)頻率有關(guān)，與被測信號(hào)的頻率無關(guān)。 CNT CNT2 同時(shí)對(duì)標(biāo)準(zhǔn)頻率信號(hào)和經(jīng)整形后的被測信號(hào)進(jìn)行計(jì)數(shù)，分別為 NS與 NX。 CNT1 和 CNT2 是 兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻率信號(hào)從 CNT1 的時(shí)鐘輸入端 CLK 輸入；經(jīng)整形后的被測信號(hào)從 CNT2 的時(shí)鐘 8 輸入端 CLK 輸入。可以看出，實(shí)際閘門時(shí)間 t 與預(yù)置閘門時(shí)間 t1 并不嚴(yán)格相等，但差值不超過被測信號(hào)的一個(gè)周期 [4]。首先給出閘門開啟信號(hào) (預(yù)置閘門上升沿 )，此時(shí)計(jì)數(shù)器并不開始計(jì)數(shù)，而是等到被測信號(hào)的上升沿到來時(shí)，計(jì)數(shù)器才真正開始計(jì)數(shù)。其測頻原理如圖 所示。它的閘門時(shí)間不是固定的值，而是被測信號(hào)周期的整數(shù)倍，即與被測信號(hào)同步，因此， 避 除了對(duì)被測信號(hào)計(jì)數(shù)所產(chǎn)生 177。單片機(jī)受本身時(shí)鐘頻率和若干指令運(yùn)算的限制，測頻速度較慢，無法滿足高速、高精度的測頻要求；而采用高集成度、高速的 現(xiàn)場可編程門陣列 FPGA 為實(shí)現(xiàn)高速、高精度的測頻提供了保證。 頻率測量方案 采用等精度頻率測量法，測量精度保持恒定，不隨所測信號(hào)的變化而變化。 當(dāng)系統(tǒng)正常工作時(shí)，脈沖發(fā)生器提供的 1 Hz 的輸入信號(hào)，經(jīng)過測頻控制信號(hào)發(fā)生器進(jìn)行信號(hào)的變換，產(chǎn)生計(jì)數(shù)信號(hào)，被測信號(hào)通過信號(hào)整 形電路產(chǎn)生同頻率的矩形波，送入計(jì)數(shù)模塊，計(jì)數(shù)模塊對(duì)輸入的矩形波進(jìn)行計(jì)數(shù)，將計(jì)數(shù)結(jié)果送入鎖存器中，保證系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù)，顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào) LOAD 的上跳沿將計(jì)數(shù)器在前 1 秒鐘的計(jì)數(shù)值鎖存進(jìn) 7 32 位鎖存器 REG32B 中，并由外部的譯碼器譯出并穩(wěn)定顯示。這就要求計(jì)數(shù)使能信號(hào) TSTEN 能產(chǎn)生一 個(gè) 1 秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一計(jì)數(shù)器 t10 的 ENA 使能端進(jìn)行同步控制。當(dāng)采用 100MHz 的信號(hào)作為標(biāo)準(zhǔn)信號(hào)時(shí)，誤差最大為 。當(dāng)門控信號(hào)變?yōu)?0 時(shí)，使能信號(hào)并不是立即改變，而是當(dāng)被測信號(hào)的下一個(gè)上升沿到來時(shí)才變?yōu)?，計(jì)數(shù)器停止計(jì)數(shù)。 為克服低頻段測量的不準(zhǔn)確問題，采用門控信號(hào)和被測信號(hào)對(duì)計(jì)數(shù)器的使能信號(hào)進(jìn)行雙重控制，大大提高了準(zhǔn)確度。由此可知直接測頻法的測量準(zhǔn)確度與信號(hào)的頻率有關(guān)：當(dāng)待測信號(hào)頻率較高時(shí)，測量準(zhǔn)確度也較高，反之測量準(zhǔn)確度也較低。由于閘門的起始和結(jié)束時(shí)刻對(duì)于信號(hào)來說是隨機(jī)的，將會(huì)有一個(gè)脈沖周期的量化誤差。 這種方法免去了實(shí)測以前的預(yù)測，同時(shí)節(jié)省了劃分頻段的時(shí)間，克服了原來高頻段采用測頻模式而低頻段采用測周期 模式的測量方法存在換擋速度慢的缺點(diǎn)。 (5)不足之處 軟件結(jié)構(gòu)龐大，使用復(fù)雜，不如 MAX+PLUSII 簡單、易學(xué)易用。 (3)增加了網(wǎng)絡(luò)編輯功能 QuartusII 支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，包括支持基于 Inter 的協(xié)作設(shè)計(jì)，與 Cadence、 ExemplarLogi、 MentorGraphics、 Synopsys 和 Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。低層編輯仍然采用 Chipview 方式，引腳排列位置映射了實(shí)際器件引腳，只要簡單地鼠標(biāo)拖放即可完成低層編輯。 (1)繼承了 MAX+PLUSII 的優(yōu)點(diǎn) 圖形輸入依然形象，圖形符號(hào)與 MAX+PLUSII 一樣符合數(shù)字電路的特點(diǎn)，大量 74系列器件符號(hào)使能初學(xué)者在較短的時(shí)間里利用圖形編輯設(shè)計(jì)出需要的電路?？梢允褂?QuartusII 帶有的 RTL Viewer 觀察綜合后的 RTL 圖。 QuartusII 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件 ） 進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能，如各類片上存儲(chǔ)器、 DSP 模 塊、 LVDS 驅(qū)動(dòng)器、 PLL 以及 SERDES 和DDIO 電路模塊等。 此外， QuartusII 還包含許多十分有用的 LPM（ Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可以與 QuartusII 普通設(shè)計(jì)文件一起使用。還可以通過選擇 Compiler Tool（ Tools 菜單），在 Compiler Tool 窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA 網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。 QuartusII 包括模塊化的編譯器。同樣， QuartusII 具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。 QuartusII 設(shè)計(jì)工具完全支持VHDL、 Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 QuartusII 概述 QuartusII 是 Altera 提供的 FPGA/CPLD 開 發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 VHDL 語言在硬件設(shè)計(jì)領(lǐng)域的作用將與 C和 C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級(jí)別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描 述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即ANSI/IEEE std 10761993 版本。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本 ((IEEE std 10761987 標(biāo)準(zhǔn) )之后，各 EDA公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境。它是在 70 ~ 80 年代中由美國國防 部資助的 VHSIC(超高速集成電路 )項(xiàng)目開發(fā)的產(chǎn)品，誕生于 1982 年。本次設(shè)計(jì)選用的就 是VHDL 語言，下面將主要對(duì) VHDL 語言進(jìn)行介紹。 ，規(guī)范，易與共享和復(fù)用。 真，在系統(tǒng)設(shè)計(jì)早期就可發(fā)現(xiàn)并排除存在的問題。硬件描述語言具有以下幾個(gè)優(yōu)點(diǎn) :，方法靈 活，支持廣泛。設(shè)計(jì)者可以利用 HDL 程序來描述所希望的電路系統(tǒng)，規(guī) 定其結(jié)構(gòu)特征和電路的行為方式 。 硬件描述語言 (HDL) 硬件描述語言 (HDL)是相對(duì)于一般的計(jì)算機(jī)軟件語言如 C , Pascal 而言的。在系統(tǒng)不加電時(shí)，編程數(shù)據(jù)存儲(chǔ)在 EPROM、硬盤、或軟盤中。用下載電纜編程的器件，只要先將器件裝焊 在印刷電路板上，通過 PC, SUN 工作站、 ATE(自動(dòng)測試儀 )或嵌入式微處理器系統(tǒng)，就能產(chǎn)生編程所用的標(biāo)準(zhǔn) 5V, 或 邏輯電平信號(hào)，也稱為 ISP ( In System Programmable)方式編程，其調(diào)試和維修也很方便?；?EEPROM 內(nèi)存技術(shù)的可編程邏輯芯片能夠重復(fù)編程 100 次以上，系統(tǒng)掉電后編程信息也不會(huì)丟失。 CPLD和 FPGA建立內(nèi)部可編程邏輯連接關(guān)系的編程技術(shù)有三種 :基于反熔絲技術(shù)的器件只允許對(duì)器件編程一次，編程后不能修改。 FPGA 通常由布線資 源分隔的可編程邏輯單元 (或宏單元 )構(gòu)成數(shù)組，又由可編程 I/O 單元圍繞 數(shù)組構(gòu)成整個(gè)芯片。但功耗比較大。復(fù)雜可編 程邏 輯器件 CPLD是由 PAL ( Programmable Array Logic，可編程數(shù)組邏輯 )或 GAL ( Generic Array Logic，通用數(shù)組邏輯 )發(fā)展而來的。 FPGA/CPLD 以其不可替代的地位及伴隨而來的極具知識(shí)經(jīng)濟(jì)特征的 IP 芯核產(chǎn)業(yè)的崛起，正越來越受到業(yè)內(nèi)人士的密切關(guān)注。特別是軟 /硬 IP 芯核 (知識(shí)產(chǎn)權(quán)芯核 。如果說 MCU 在邏輯的實(shí)現(xiàn)上是無限的 話，那么 FPGA/CPLD 不但包括了 MCU 這一特點(diǎn)，而且可以觸及硅片電路線 度的物理極限，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性 等諸多方面的特點(diǎn)。 2 基于 EDA 的 FPGA/ CPLD 開發(fā) 我國的電子設(shè)計(jì)技術(shù)發(fā)展到今天，將面臨一次更大意義的突破，即 FPGA/CPLD ( Field Programmable Gate Array，現(xiàn)場可編程門陣列 /Complex Programmable Logic Device，復(fù)雜可編程邏輯器件 )在 EDA 基礎(chǔ)上的廣泛應(yīng)用。 本文用 VHDL 在 CPLD 器件上實(shí)現(xiàn)一種 8 位數(shù)字頻率計(jì)測頻系統(tǒng)，能夠用十進(jìn)制數(shù)碼顯示被測信號(hào)的頻率，不僅能夠測量正弦波、方波和三角波等信號(hào)的頻率，而且能對(duì) 其他多種 頻率信號(hào) 進(jìn)行測量。采用 VHDL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測信號(hào)的整形部分、鍵輸入部分和數(shù)碼顯示部分外，其余全部在一片 FPGA 芯片上實(shí)現(xiàn)。提高整體的性能和可靠性。隨著復(fù)雜可編 程邏輯器件（ CPLD）的廣泛應(yīng)用，以 EDA 工具作為開發(fā)手段，運(yùn)用 VHDL 語言。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用 VHDL 對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的 CPLD 器件中去，從而實(shí)現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計(jì)。 VHDL（超高速集成電路硬件描述語言）是由美國國防部開發(fā)的一種快速設(shè)計(jì)電路的工具，目前已經(jīng)成為 IEEE（ The Institute of Electrical and Electronics Engineers）的一種工業(yè)標(biāo)準(zhǔn)硬件描述語言。伴隨著IC 技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化 (Electronic Design Automation, EDA)己經(jīng)逐漸成為重要設(shè)計(jì)手段，其廣泛應(yīng)用于模擬與數(shù)字電 路系統(tǒng)等許多領(lǐng)域。 關(guān)鍵詞 :電子設(shè)計(jì)自動(dòng)化 ； VHDL 語言 ； 頻率測量 ； 數(shù)字頻率計(jì) 目 錄