【正文】 B A,0F6H。轉(zhuǎn)負(fù)溫度值處理程序 CLR C MOV A,R0 RRC A MOV R1,A SUBB A,80 MOV DPTR,T80 JNC LAST。*********************************************** DAT EQU 97H。P2 口 /。9 位轉(zhuǎn)換精度 。********************************************** 。 對(duì)于 DS18B20 寫 0 時(shí)序和寫 1 時(shí)序的要求不同，當(dāng)要寫 0 時(shí)序時(shí)，單總線要被拉低至少 60us，保證 DS18B20 能夠在 15us 到 45us 之間能夠正確地采樣 IO 總線上的“ 0”電平，當(dāng)要寫 1 時(shí)序時(shí)，單總線被拉低之后，在 15us 之內(nèi)就得釋放單總線。 DS18B20 在完成一個(gè)讀時(shí)序過程，至少需要 60us圖 DS18B20 的讀時(shí)序圖 圖 DS18B20 的復(fù)位時(shí)序圖 15 才能完成。 DS18B20 的復(fù)位時(shí)序（如圖 ）： DS18B20 的 讀時(shí)序（如圖 ）： 對(duì)于 DS18B20 的讀時(shí)序分為讀 0 時(shí)序和讀 1 時(shí)序兩個(gè)過程。而每一次命令和數(shù)據(jù)的傳輸都是從主機(jī)主動(dòng)啟動(dòng)寫時(shí)序開始，如果要求單總線器件回送數(shù)據(jù)，在進(jìn)行寫命令后，主機(jī)需啟動(dòng)讀時(shí)序完成數(shù)據(jù)接收。該協(xié)議定義了幾種信號(hào)的時(shí)序：初始化時(shí)序、讀時(shí)序、寫時(shí)序。 由于 DS18B20 是在一根 I/O 線上讀寫數(shù)據(jù)，因此，對(duì)讀寫的數(shù)據(jù)位有著嚴(yán)格的時(shí)序要求。適合于惡劣環(huán)境的現(xiàn)場(chǎng)溫度測(cè)量，如：環(huán)境控制、設(shè)備或過程控制、測(cè)溫類消費(fèi)電子產(chǎn)品等。 溫度信號(hào)的采集選用了 DS18B20， 數(shù)字化溫度傳感器 DS18B20 是美國 Dallas 半導(dǎo)體公司 新推出的一種改進(jìn)型智能溫度傳感器 [9]，與傳統(tǒng)的熱敏電阻等測(cè)溫元件相 比，它能直接讀出被測(cè)溫度，并且可根據(jù)實(shí)際要求通過簡單編程實(shí)現(xiàn) 9～ 12 位的數(shù)字值讀數(shù)方式，其正面和俯視圖分別如圖 （ a）和圖 （ b）所示。 查表法的前提是，必須事先找到溫度和輸出頻率誤差的二維關(guān)系表，表格的密度可根據(jù)精度的需要和微處理器的分配來決定。 fout/ fclk， 注意 BΔθ 要取整，有時(shí)會(huì)有誤差， 數(shù)據(jù)的轉(zhuǎn)換通過查表的方法實(shí)現(xiàn)。而且對(duì)于熟悉 8051 的用戶來說，選用 AT 系列單片機(jī)進(jìn)行系統(tǒng)設(shè)計(jì)也是輕而易舉的。 單片機(jī)輸入輸出控制模塊 為了實(shí)現(xiàn)多個(gè)查找表，從本設(shè)計(jì)的實(shí)際需要出發(fā)，要求選用的單片機(jī)有較大的程序存儲(chǔ)空間，但對(duì)單片機(jī)的字長要求不 高，并從工程造價(jià)考慮，所選的單片機(jī)價(jià)格不能不能太高，綜合考慮后選擇了 ATMEL 公司的 AT89S52單片機(jī) (外形如圖 )， AT89 系列單片機(jī)是采用了 8051作為內(nèi)核，結(jié)合自己的技術(shù)優(yōu)勢(shì)構(gòu)成的，所以它和 8051是兼容的系列 [8]。為了研究這些問題，就要模擬這些現(xiàn)象的產(chǎn)生。 (5) 復(fù)制法 將其他儀器（如數(shù)字存儲(chǔ)示波器， XY 繪圖儀）獲得的波形數(shù)據(jù)通過微機(jī)系統(tǒng)總線傳輸給波形數(shù)據(jù)存儲(chǔ)器。 (2) 數(shù)學(xué)方程法 對(duì)能用數(shù)學(xué)方程描述的波形，先將其方程（算法）存入計(jì)算機(jī)，在使用時(shí)輸入方程中的有關(guān)參數(shù)，計(jì)算機(jī)經(jīng)過運(yùn)算，提供波形數(shù)據(jù)。 (1) 表格法 將波形畫在小方格紙上，縱坐標(biāo)按幅度相對(duì)值進(jìn)行二進(jìn)制量化，橫坐標(biāo)按時(shí)間間隔編制地址，然后制成對(duì)應(yīng) 的數(shù)據(jù)表格，按序放入 RAM。因此，產(chǎn)生任意波形的方法取決于向該存儲(chǔ)器（ RAM）提供數(shù)據(jù)的方法，只需要改變查找表中的數(shù)據(jù)。 生成 文件，再加上下面的頭部說明即可 具體參數(shù) ： LPM_WIDTH： 輸出數(shù)據(jù)的寬度 (1～ 64任選 )； LPM_WIDTHAD： 輸入地址的寬度 (1～ 12任選 )； LPM_FILE： 存儲(chǔ)器初始化文件名 (.mif或 .hex)。\n,i,(int)((s+1)*1023/2))。i++) { s = sin(atan(1)*8*i/1024)。 for(i=0。下面是用 Turbo C在“ ”文件里產(chǎn)生 1024個(gè)點(diǎn)的正弦波數(shù)據(jù)的源程序： include include main( ) {int i。但是，點(diǎn)數(shù)太多時(shí)，用文本方式輸入可能有很多困難。 “ ”是正弦 ROM中的值，放置幅度－相位的查表值， 可由文本形式生成 ,也可由高級(jí)語言如 C語言生成。另外 Altera還在它們公司的 VHDL設(shè)計(jì)平臺(tái) Quartus II上提供了 LPM ROM核，利用 MAX+PLUS綜合可以自動(dòng)編譯包含 LPM ROM元件的文件 , 在 FLEX10K10的 EAB上產(chǎn)生 ROM功能。其中 EAB是一種輸入輸出端帶有寄存器的非常靈活的 RAM ，它既可以用來作為存儲(chǔ)器使用 ,也可以用來實(shí)現(xiàn)邏輯功能。 FLEX10K系列是 Altera公司于 1995年推出的產(chǎn)品，它的集成度達(dá)到了 10萬門，而且在 FPGA中首次集成了嵌入式存儲(chǔ)器塊的芯片。 11 查找表型 FPGA的可編程邏輯單元是由功能為查找表的 SRAM構(gòu)成邏輯函數(shù)發(fā)生器 , 實(shí)現(xiàn)與其它功能塊的可編程連接。從本質(zhì)上講 , FPGA 是一種比半定制還方便的 ASIC 設(shè)計(jì)技術(shù)。 end behave。 end if。139。 process(sysclk) begin if(sysclk39。 頻率字 begin i_ddsc : ddsc 例化 DDSC port map(clk = clk,ddsout = ddsout,freqin = freqind)。 signal clk : std_logic。 頻率字輸入 ddsout:out std_logic_vector(rom_d_width1 downto 0))。 正弦 ROM 表 地址位寬 port(clk:in std_logic。 輸入頻率字位寬 adder_width : integer := 10。 end ddsall。 系統(tǒng)時(shí)鐘 ddsout : out std_logic_vector(9 downto 0)。 use 。 下面給出一個(gè)實(shí)際的正弦信號(hào)發(fā)生器的源程序 ,調(diào)用了 DDS 主模塊。 “ ”是正弦 ROM 中的值，放置幅度－相位的查表值。 end architecture behave。 romaddr =acc(adder_width1 downto 0)。 相位累加器 end if。) then freqw = freqin。event and clk = 39。 signal freqw : std_logic_vector(freq_width1 downto 0)。 architecture behave of ddsc is signal acc : std_logic_vector(adder_width1 downto 0)。 頻率字輸入 ddsout: out std_logic_vector(rom_d_width1 downto 0))。 正弦 ROM 表數(shù)據(jù)位寬 port( clk: in std_logic。 累加器位寬 romad_width : integer := 10。 entity ddsc is DDS 主模塊 generic( freq_width : integer := 10。 library lpm。 use 。 基本 DDS 結(jié)構(gòu)的 VHDL 描述如下： DDSC： DDS 主模塊 library IEEE。 [6] 將位流文件下載到 FPGA 器件內(nèi)部后進(jìn)行實(shí)際器件的物理測(cè)試即為電路驗(yàn)證，當(dāng)?shù)玫秸_的驗(yàn)證結(jié)果后就證明了設(shè)計(jì)的正確性。 ⑥ 下載驗(yàn)證 下載是在功能仿真與時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA 芯片中 ，也叫芯片配置。從某種程序來講，靜態(tài)時(shí)序分析可以說是整個(gè) FPGA 設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其它調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。在實(shí)現(xiàn)過程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。 在實(shí)現(xiàn)過程中可以進(jìn)行選項(xiàng)設(shè)置。前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能否滿足原設(shè)計(jì)的要求，仿真過程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延遲、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為 后仿真，它是接近真實(shí)器件運(yùn)行的仿真。 ③ 仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。對(duì)于綜合來說，滿足要求 的方案可能有多個(gè)，綜合器將產(chǎn)生一個(gè)最優(yōu)的或接近最優(yōu)的結(jié)果。 ② 設(shè)計(jì)綜合 綜合，就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。 通常， FPGA 廠商軟件與第三方軟件設(shè)有接口，可以把第三方設(shè)計(jì)文件導(dǎo)入進(jìn)行處 理。 利用 Quartus II 軟件的開發(fā)流程可概括為以下幾步，如圖 所示： ① 設(shè)計(jì)輸入 設(shè)計(jì)輸入包括使用硬件描述語言 HDL、狀態(tài)圖與原理圖輸入三種方式。 Quartus II 是本設(shè)計(jì)所應(yīng)用的核心工具， 提供從設(shè)計(jì)輸入到器件編程的全部功能， 用來完成 DDS 的核心部分的設(shè)計(jì)與仿真，支持 Altera 最新的 FPGA 和 CPLD 和幾乎所有老的器件系列 [5]。 MAX+PLUS II 軟件適用于已經(jīng)做過的設(shè)計(jì)，對(duì)于新設(shè)計(jì)不推薦使用。 基于上面的討論，在 Quartus II 開發(fā)環(huán)境中實(shí)現(xiàn)相位累加器模塊。 頻率分辨率可用頻率輸入值步進(jìn)一個(gè)最小間隔對(duì)應(yīng)的頻 率輸出變化量來衡量： fout=fclk /2N=750KHz /1024=750Hz，DDS 的頻率輸入字 BΔθ 的計(jì)算： BΔθ =2N根據(jù)設(shè)計(jì)目標(biāo)， 本設(shè)計(jì)中的系統(tǒng)時(shí)鐘采用 12MHz 晶振經(jīng)過 16 分頻得到 750KHz 的頻率信號(hào)， 當(dāng)正弦信號(hào)采樣周期為 Tclk=1/fclk 時(shí)，每個(gè)采樣周期相應(yīng)的相位增量為 根據(jù) Nyquist 準(zhǔn)則，DDS 允許輸出頻率最高為 fo=fclk/2。直接數(shù)字頻率合成器 DDS 就是根據(jù)上述原理 而設(shè)計(jì)的數(shù)字控制頻率合成器。 (Bθ k1+BΔθ )]=Afsin(Bθ k1+BΔθ ) 其中 θ k1指前一個(gè) clk 周期的相位值，同樣得出 Bθ k1≈ 2N當(dāng)系統(tǒng)時(shí)鐘 clk 的頻率 fclk為 2N時(shí)， BΔθ 就等于 fout。 2N /2π 且 BΔθ 為整數(shù)， 與 ?? 的表達(dá)式聯(lián)立，可得 BΔθ /2N =fout/ fclk ； BΔθ =2N 用基準(zhǔn)時(shí)鐘 clk 進(jìn)行抽樣，令正弦信號(hào)的相位： θ =2π foutt 在一 個(gè) clk 周期 Tclk，相位的變化量為： Δθ =2π fout DDS 的基本原理是利用采樣定理，通過查表法產(chǎn)生波形，對(duì)于正弦信號(hào)發(fā)生器，其輸出的波形可以用下式來描述： Sout=Asinω t=Asin(2π foutt) 上式的表述對(duì)于時(shí)間 t 是連續(xù)變化的，式中 Sout 是指輸出信號(hào)波形， fout 指輸出信號(hào)對(duì)應(yīng)的頻率。 各模塊具體實(shí)現(xiàn)原理分析和說明 相位累加器模塊 這一模塊是由 FPGA實(shí)現(xiàn)的， FPGA完成相位累加器的功能，而頻率控制字是由單片機(jī) AT89S52給出的。 5 第 2 章 系統(tǒng)電路的 設(shè)計(jì)及原理 系統(tǒng)框圖 根據(jù)要求，經(jīng)過仔細(xì)分析，充分考慮各種因素，制定了整體的設(shè)計(jì)方案：以 FPGA芯片 FLEX10K 為核心，處理輸入單片機(jī)控制電路送來的頻率控制字，將存在 ROM 中的波形數(shù)據(jù)相應(yīng)輸出給 D/A 轉(zhuǎn)換器 MAX507 完成數(shù)模轉(zhuǎn)換，繼而經(jīng)過低通濾波器進(jìn)行濾波，從而得到純凈的正弦波。 [3] 系統(tǒng)時(shí)鐘由一個(gè)高穩(wěn)定度的晶體振蕩器產(chǎn)生，用來同步整個(gè)合成器的各組成部分。 數(shù)字頻率合成芯片 正弦查找表 同步寄存器 相位寄存器 低通濾波 相位 累加 D/A 轉(zhuǎn)換 模擬輸出 輸入控 制 數(shù)字輸入 溫度傳感器 圖 DDS 工作原理框圖 4 輸入控制系統(tǒng)主要完成輸入頻率字的轉(zhuǎn)換和溫度漂移的自動(dòng)補(bǔ)償。將相位累加器輸出的相位數(shù)據(jù)作為取樣地址，來尋找正弦 ROM 表進(jìn)行相位到幅度的變換，輸出不同的幅度編碼。 同步寄存器的使用是為了當(dāng)輸入的頻率字改變時(shí)不會(huì)干擾相位累加器的正常工作。每來一個(gè)時(shí)鐘脈沖，加法器就將輸入的 N 位頻率字與相位寄存器輸出的累加相位數(shù)據(jù)相加，然后將相加后的結(jié)果送至相位寄存器的輸入端，相位寄存器就在下一個(gè)時(shí)鐘到來后產(chǎn)生的新相位數(shù)據(jù)反饋到相位累加器的輸入端，以使加法器在時(shí)鐘的作用下繼續(xù)將相位數(shù)據(jù)與輸入的頻率字相加。 DDS 工作原理框圖 圖 DDS電路 的基本工作原理框圖。幅度 /相位轉(zhuǎn)換電路實(shí)質(zhì)上是一個(gè)波形寄存器，以供查表使用。電路一般包括 輸入控制、 基準(zhǔn)