【正文】 D/A 轉(zhuǎn)換芯片在單片機(jī)的控制下連續(xù)地循環(huán)輸出該數(shù)據(jù)表，就可獲得兩路正弦波信號(hào)，當(dāng)兩片 D/A 轉(zhuǎn)換芯片所獲得的數(shù)據(jù)序列不同時(shí)，則轉(zhuǎn)換所得到的兩路正弦波信號(hào)就存在著相位差。 移相方案 要實(shí)現(xiàn)兩路信號(hào)具有確定的相位差，采用數(shù)字移相技術(shù)，這是目前移相技術(shù)的潮流。 分析以上三種方案，顯然第三種方案具有更大的優(yōu)越性、靈活性。方法簡(jiǎn)單，易于程控，便于集成。電路的規(guī)模大小和總線寬度可以由設(shè)計(jì)者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入 FPGA 的 ROM 中。就合成信號(hào)質(zhì)量而言，專用 DDS 芯片由于采用特定的集成工藝，內(nèi)部數(shù)字信號(hào)抖動(dòng)很小，可以輸出高質(zhì)量的模擬信號(hào)；利用 FPGA也能輸出較高質(zhì)量的信號(hào)，雖然達(dá)不到專用 DDS 芯片的水平，但信號(hào)精度誤差在允許范圍之內(nèi) [16]。 雖然有的專用 DDS 芯片的功能也比較多，但控制方式卻是固定的，因此不一定是我們所需要的。 Altera 的 PLD 具有高性能、高集成度和高性價(jià)比的優(yōu)點(diǎn)，此外它還提供了功能全面的開(kāi)發(fā)工具和豐富的 IP核、宏功能庫(kù)等，因此 Altera 的產(chǎn)品獲得了廣泛的應(yīng)用?？删幊踢壿嬈骷云渌俣雀?、規(guī)模大、可編程，以及有強(qiáng)大 EDA 軟件支持等特性，十分適合實(shí)現(xiàn) DDS 技術(shù)。 可編程正弦波發(fā)生器芯片 ML2035 設(shè)計(jì)巧妙，具有可編程、使用方便、價(jià)格低廉等優(yōu)點(diǎn)，應(yīng)用范圍廣泛，適合需要低成本、高可靠性的正弦信號(hào)的場(chǎng)合。 ML2035 生成的頻率較低 (0～ 25KHZ)，一般應(yīng)用于一些需產(chǎn)生 的頻率為工頻和音頻的場(chǎng)合。 ML2035 為 DIP8 封裝，各引腳功能如 表 21 所示。 DDS 單 片電路的解決方案 Micro Linear 公司的電源管理事業(yè)部推出低頻正弦波 DDS 單片電路 ML2035 以其價(jià)格低廉、使用簡(jiǎn)單得到廣泛應(yīng)用。 DAC 輸出兩個(gè)互補(bǔ)的模擬電流，接到濾波器上。擴(kuò)展工業(yè)級(jí)溫度范圍為 40～ +85 攝氏度，其封裝是 28引腳的 SSOP 表面封裝。 32 位頻率控制字，在 125MHZ 時(shí)鐘下，輸出頻率分辨率達(dá)。此正弦波可直接用作頻率信號(hào)源或轉(zhuǎn)換成方波用作時(shí)鐘輸出。 AD9850 是 AD 公司采用先進(jìn)的 DDS 技術(shù)， 1996 年推出的高集成度 DDS 頻率合成器，它內(nèi)部包括可編程 DDS 系統(tǒng)、高性能 DAC 及高速比較器，能實(shí)現(xiàn)全數(shù)字編程控制的頻率合成器和時(shí)鐘發(fā)生器。 AD 公司的 DDS 系列產(chǎn)品以其較高的性能價(jià)格比，目前取得了極為廣泛的應(yīng)用。 實(shí)現(xiàn) DDS 的三種技術(shù)方案 ： DDS 單片電路的解決方案 隨著微電子技術(shù)的飛速發(fā)展，目前市場(chǎng)上性能優(yōu)良的 DDS 產(chǎn)品不斷推出，主要有 Qualm、 AD、 Sciteg 和 Stanforc 等公司單片電路 (monolithic)。頻率合成有多種實(shí)現(xiàn)方法，其中直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點(diǎn)，如頻率切換速度快、分辨率高、頻率和相位易于控制等。因?yàn)橐螽a(chǎn)生頻率可調(diào) 的 正弦波，且都要以數(shù)字的形式進(jìn)行控制和處理，所以在設(shè)計(jì)中將分別對(duì)部分電路提出幾種實(shí)現(xiàn)方案并進(jìn)行分析和論證。新的數(shù)據(jù)送到相位累加器時(shí)，它們之間的相位關(guān)系可以得到保持，也可以通過(guò)相位控制字來(lái)調(diào)節(jié)兩片 頻率合成器 之間的相位 差 [12]。 Ф ? 2? tw sin(wt) A B t2 有效區(qū) REFCLK UPDATE t1 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 12 (3)在第一次傳送數(shù)據(jù)之前必須先使 頻率合成器 復(fù)位，以保證 其 輸出 的 相位 是 可知 的 。要使兩路輸出信號(hào)同步，必須使用外部 I/O 更新時(shí)鐘，同時(shí)必須使參考時(shí)鐘信號(hào) (REFCLK)與外部 I／ O 更新時(shí)鐘 (UPDATE CLK)上升沿之間滿足圖 27 所示的時(shí)序 關(guān)系。 (2)頻率控制字送到頻率合成器的數(shù)據(jù)緩沖區(qū)后，還必須通過(guò)一個(gè)更新時(shí)鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進(jìn)行輸出。因此在布線時(shí)必須精心設(shè)計(jì)，使從FPGA 輸出參考時(shí)鐘的引腳到兩個(gè)頻率合成器芯片的參考時(shí)鐘輸入引腳的引線距離相等，以保證系統(tǒng)時(shí)鐘同步。 相位 /幅度轉(zhuǎn)換電路 系 統(tǒng) 控 制 電 路 輸入寄存器 算術(shù)運(yùn)算電路 加法器 低位累加器 ROM 算術(shù)運(yùn)算電路 高位累加器 輸出控制 基準(zhǔn)時(shí)鐘 頻率調(diào)諧字輸入 頻率控制字 相位控制字 控制信號(hào) 相位累加器 進(jìn)位信號(hào) 輸出 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 11 圖 26 移相示意圖 若輸出信號(hào) A 和 B 的相位差可調(diào)，須保證兩路信號(hào)同步，故應(yīng)滿足以下條件： (1)輸入到兩個(gè)頻率合成器芯片的參考時(shí)鐘之間的相位偏移要足夠小。 ， 或稱 B 滯后 A φ176。例如在圖 26 中，以 A 信號(hào)為參考， B 信號(hào)相對(duì)于 A 信號(hào)作滯后移相 φ176。 ～ 360176。若我們將一個(gè)信號(hào)周期看作是 360176。 圖 25 FPGA 實(shí)現(xiàn)的 DDS 原理框圖 移相原理 所謂移相是指兩路同頻的信號(hào)，以其中的一路為參考，另一路相對(duì)于該參考作超前或滯后的移動(dòng)，即稱為相位的移動(dòng)。相位累加器位數(shù)為 N，最大輸出為 2N1，對(duì)應(yīng)于 2π 的相位，累加一次就輸出一個(gè)相應(yīng)的相位碼，通過(guò)查表得到正弦信號(hào)的幅度，然后經(jīng) D/A 轉(zhuǎn)換及低通濾波器濾除不 需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào) [11]。在時(shí)鐘脈沖 fclk 的控制下，對(duì)輸入頻率控制字 K 進(jìn)行累加，累加滿量時(shí)產(chǎn)生溢出。其基本環(huán)節(jié)由計(jì)數(shù)器 (Counter)、只讀存儲(chǔ)器 (EPROM)、數(shù)碼管 顯 示 低通濾波 按鍵輸入控 制 字 FPGA 相 位 累加器 波 形 存儲(chǔ)器 D/A 轉(zhuǎn)換器 波形輸出 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 10 數(shù)模轉(zhuǎn)換器 (MDAC)和濾波器等組成 （ 同 DDS 原理 ） 。一般來(lái)說(shuō)，由于低通濾波器的設(shè)計(jì)不可能達(dá)到理想情況，即低通濾波器總是有一定的過(guò)渡帶的，所以輸出頻率還要有一定的余量，一般來(lái)說(shuō)在實(shí)際應(yīng)用當(dāng)中 DDS 的輸出頻率不能超過(guò) 。 D/A 轉(zhuǎn)換器的輸出波形相當(dāng)于是一個(gè)連續(xù)平滑波形的采樣，根據(jù)奈奎斯特采樣定律，采樣率必需要大于信號(hào)頻率的兩倍。t)的頻率 fout， fout=K抗鏡像濾波器是一個(gè)低通濾波器，要求在輸出信號(hào)的帶寬內(nèi)有較平坦的幅頻特性，在輸出鏡像頻率處有足夠的抑止。 N 位 加法器 N 位相位 寄 存 器 fclk 頻率控制字 K 輸出序列 N 波形 ROM 地址 波形 相位量化序列 正弦幅度量化序列 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 9 D/A 轉(zhuǎn)換器將波形 ROM 輸出的幅度量化序列轉(zhuǎn)化成對(duì)應(yīng)的電平輸出 ， 將數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。 圖 23 波形 ROM 示意圖 當(dāng) ROM 地址線上的地址 （ 相位 ） 改變時(shí) ， 數(shù)據(jù)線上輸出相應(yīng)的量化值 （ 幅度量化序列 ） 。 相位累加器的最大計(jì)數(shù)長(zhǎng)度與正弦查詢表中所存儲(chǔ)的相位分隔點(diǎn)數(shù)相同，在取樣頻率 （ 由參考時(shí)鐘頻率決定 ） 不變的情況下，由于相位累加器的相位增量不同，將導(dǎo)致一周期內(nèi)的取樣點(diǎn)數(shù)不同，輸出信號(hào)的頻率也相應(yīng)變化。 圖 22 相位累加器原理框圖 由此可以看出，相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位。這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值 （ 二進(jìn)制編碼 ） 經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。每來(lái)一個(gè)時(shí)鐘脈沖 fclk， N 位加法器將頻率控制數(shù)據(jù) K 與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果 Y 送至累加寄存器的輸入端。它是由參考時(shí)鐘、相位累加器、正弦查詢表 、 D/A 轉(zhuǎn)換器 和低通濾波器 組成，直接數(shù)字合成器原理框圖如圖 21 所示 。近年來(lái)，技術(shù)和器件水平不斷發(fā)展，這使 DDS 合成技術(shù)也得到了飛速的發(fā)展，它在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、相位連續(xù)性、正 交輸出、高分辨力以及集成化等一系列性能指標(biāo)方面已遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)的頻率合成技術(shù)所能達(dá)到的水平，完成了頻率合成技術(shù)的又一次飛躍，是目前運(yùn)用最廣泛的頻率合成技術(shù) 。由于本系統(tǒng)主要用 FPGA 開(kāi)發(fā)板，故在此著重介紹 直接數(shù)字合成技術(shù)的原理及其 FPGA 實(shí)現(xiàn)。通過(guò)鍵盤輸入頻率控制字、相位控制字和幅值控制字，使其輸出一定頻率、相位和幅值的正弦波信號(hào)，經(jīng)過(guò)低通濾波器后形成平滑的著正弦波。 系統(tǒng)實(shí)現(xiàn)的原理 本設(shè)計(jì)采用直接數(shù)字合成技術(shù)設(shè)計(jì)正弦信號(hào)發(fā)生器。用 Quartus II 編程器通過(guò) Altera 編程硬件或其它工業(yè)標(biāo)準(zhǔn)編程器，將經(jīng)過(guò)仿真確認(rèn)后的編程目標(biāo)文件便如所選定的 Altera 可編程邏輯器件中，然后加入實(shí)際激勵(lì)信號(hào)，測(cè)試是否達(dá)到設(shè)計(jì)要求。定時(shí)分析用來(lái)分析器件引腳及內(nèi)部節(jié)點(diǎn)之間的傳輸路徑延時(shí)、時(shí)序邏輯的性能以及器件內(nèi)部各種寄存器的建立保 持時(shí)間。功能仿真是在不考慮器件延時(shí)的理想情況下仿真設(shè)計(jì)項(xiàng)目的一種項(xiàng)目驗(yàn)證方法，稱為前仿設(shè)計(jì)輸入 編譯項(xiàng)目 仿真與定時(shí)分析 編程測(cè)試 完成 修改設(shè)計(jì) 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 6 真。 。首 先，根據(jù)設(shè)計(jì)項(xiàng)目要求設(shè)定編譯參數(shù)和編譯策略。輸入方法不同，生成設(shè)計(jì)文件的名稱后綴就不同。 圖 11 Quartus II 的設(shè)計(jì)流程 。 此外， Quartus II 通過(guò)和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng) (SOPC)開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式開(kāi)發(fā)軟件、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模塊庫(kù)，使用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件 ，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ， 及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。有專家認(rèn)為，在新的世紀(jì)中， VHDL語(yǔ)言將承 擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 1993年， IEEE對(duì) VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993版本，（簡(jiǎn)稱 93版）。自 IEEE公布了 VHDL的標(biāo)準(zhǔn)版本之后，各 EDA公司相繼推出了自己的 VHDL設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具支持 VHDL。 硬件 描述語(yǔ)言 (VHDL) 超高速集成電路硬件描述語(yǔ)言 (Very High Speed Integrated Circuit Hardware Description Language， VHDL)于 1983年有美國(guó)國(guó)防部 (DOD)發(fā)起創(chuàng)建，由 IEEE(The Institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展并在 1987年作為 “IEEE 標(biāo)準(zhǔn)1076”發(fā)布。 現(xiàn)場(chǎng)可編程門陣列FPGA 是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件 二者演變而未的，并將它們的特性結(jié)合在一起，因此 FPGA 既有門陣列的高邏 輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。由于 FPGA 器件集成度高 ,方便易用 ，開(kāi)發(fā)和上市周期短 ， 在數(shù)字設(shè)計(jì)和電子生產(chǎn)中得到迅速普及和應(yīng)用 ， 并一度在高密度的可編程邏輯器件領(lǐng)域中獨(dú)占鰲頭。 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計(jì) 4 現(xiàn)場(chǎng)可編程門陣列 (FPGA) FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 課題的主要研究工作 信號(hào)發(fā)生器一般是指能自動(dòng)產(chǎn)生具有一定頻率和幅度的正弦波、三角波（鋸齒波）、方波（矩形波）、階梯波等電壓波形的電路或儀器 [9]。隨著近幾年超高速數(shù)字電路的發(fā)展以及對(duì) DDS的深入研究， DDS 的最高工作頻率以及噪聲性能已接近并達(dá)到鎖相頻率合成器相當(dāng)?shù)乃健Ｆ鋪?lái)源主要有三個(gè)：相位累加器相位舍位誤差造成的雜