【正文】 151I/OI/O152GNDGNDGND_PLL2GNDVCCD_PLL2PLLVBGND_PLL2GNDVCCA_PLL2PLLVBGNDA_PLL2GNDGNDGNDI/OI/O160I/OI/O161I/OI/O162I/OI/O163I/OI/O164I/0I/O165VCCI/OGNDGNDI/OI/O168I/OI/O169I/OSD_A4I/OSD_A5VCCI/OI/OSD_A6GNDGNDI/OSD_A7I/OSD_A8GNDGNDVCCINTI/OSD9I/OSD_A11I/OSD_SCKEI/OSD_SCLKVCCI/OGNDGNDI/OSD_DQM1GNDGNDI/OSD_DQ8I/OSD_DQ9I/OSD_DQ10I/OSD_DQ13VCCINTI/OSD_DQ11I/OSD_DQ12VCCI/OI/OSD_DQ14GNDGNDI/OSD_DQ15I/OSD_A3I/OSD_A2I/OSD_A1I/OSD_A0VCCI/OI/OSD_A10GNDGNDI/OSD_BA1I/OSD_BA0I/OSD_CSI/OSD_RASEP2C8Q208R1R2GNDR3R4R5 圖 210 EP2C8Q208 引腳圖 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 20 3 總體設(shè)計 FPGA 設(shè)計的 DDS 系統(tǒng)主要由相位累加器及相位 /幅度轉(zhuǎn)換電路組成。 Cyclone II FPGA 通過外部電阻還可支持并行匹配和差分分配。 差分 I/0 支持 提供差分信號支持，包括 LVDS、 RSDS、 miniLVDS、 LVPEGL、 SSTL和 HSTL I/O 標(biāo)準(zhǔn)。這種工藝技術(shù)確保了快速有效性和低成本，通過 使硅片面積最小化， Cyclone II 器件可以在單芯片上支持復(fù)雜的數(shù)字系統(tǒng)，而在成本上則可以和 ASIC 競爭 [18]。此方案硬件接線復(fù)雜，頻帶不易拓寬 。它可通過左右兩邊的任一組 I/O 進(jìn)行異步的存儲器讀寫操作，避免了系統(tǒng)總 線隔離 [17]。 方法三：利用 Altera 公司的含于 EAB 器件中的兆功能模塊 LPM_ROM，通過VHDL 語言編程來實現(xiàn)。 存儲器方案 (1)波形表存儲器 由于本設(shè)計是采用 FPGA 實現(xiàn) DDS 的功能，所以使用 FPGA 作為數(shù)據(jù)轉(zhuǎn)換的橋梁，將波 形數(shù)據(jù)存儲到其內(nèi)部的 RAM 中，并由 DDS 系統(tǒng)產(chǎn)生波形輸出。 數(shù)字移相主要有兩種形式：一種是先將正弦波信號數(shù)字化，并形成一張數(shù)據(jù)表存入 ROM 芯片中，此后可通過兩片 D/A 轉(zhuǎn)換芯片在單片機(jī)的控制下連續(xù)地循環(huán)輸出該數(shù)據(jù)表，就可獲得兩路正弦波信號，當(dāng)兩片 D/A 轉(zhuǎn)換芯片所獲得的數(shù)據(jù)序列不同時，則轉(zhuǎn)換所得到的兩路正弦波信號就存在著相位差。電路的規(guī)模大小和總線寬度可以由設(shè)計者根據(jù)自己的需要而設(shè)定可將波形數(shù)據(jù)存入 FPGA 的 ROM 中?？删幊踢壿嬈骷云渌俣雀?、規(guī)模大、可編程，以及有強(qiáng)大 EDA 軟件支持等特性，十分適合實現(xiàn) DDS 技術(shù)。 DDS 單 片電路的解決方案 Micro Linear 公司的電源管理事業(yè)部推出低頻正弦波 DDS 單片電路 ML2035 以其價格低廉、使用簡單得到廣泛應(yīng)用。此正弦波可直接用作頻率信號源或轉(zhuǎn)換成方波用作時鐘輸出。頻率合成有多種實現(xiàn)方法，其中直接數(shù)字頻率合成技術(shù)與傳統(tǒng)頻率合成技術(shù)相比具有難以比擬的優(yōu)點，如頻率切換速度快、分辨率高、頻率和相位易于控制等。要使兩路輸出信號同步，必須使用外部 I/O 更新時鐘，同時必須使參考時鐘信號 (REFCLK)與外部 I／ O 更新時鐘 (UPDATE CLK)上升沿之間滿足圖 27 所示的時序 關(guān)系。 ， 或稱 B 滯后 A φ176。 圖 25 FPGA 實現(xiàn)的 DDS 原理框圖 移相原理 所謂移相是指兩路同頻的信號，以其中的一路為參考，另一路相對于該參考作超前或滯后的移動，即稱為相位的移動。一般來說，由于低通濾波器的設(shè)計不可能達(dá)到理想情況，即低通濾波器總是有一定的過渡帶的，所以輸出頻率還要有一定的余量，一般來說在實際應(yīng)用當(dāng)中 DDS 的輸出頻率不能超過 。 N 位 加法器 N 位相位 寄 存 器 fclk 頻率控制字 K 輸出序列 N 波形 ROM 地址 波形 相位量化序列 正弦幅度量化序列 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 9 D/A 轉(zhuǎn)換器將波形 ROM 輸出的幅度量化序列轉(zhuǎn)化成對應(yīng)的電平輸出 ， 將數(shù)字信號轉(zhuǎn)換成模擬信號。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值 （ 二進(jìn)制編碼 ） 經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。由于本系統(tǒng)主要用 FPGA 開發(fā)板，故在此著重介紹 直接數(shù)字合成技術(shù)的原理及其 FPGA 實現(xiàn)。定時分析用來分析器件引腳及內(nèi)部節(jié)點之間的傳輸路徑延時、時序邏輯的性能以及器件內(nèi)部各種寄存器的建立保 持時間。輸入方法不同，生成設(shè)計文件的名稱后綴就不同。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。 1993年， IEEE對 VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL的內(nèi)容，公布了新版本的 VHDL，即 IEEE標(biāo)準(zhǔn)的 10761993版本，（簡稱 93版）。由于 FPGA 器件集成度高 ,方便易用 ，開發(fā)和上市周期短 ， 在數(shù)字設(shè)計和電子生產(chǎn)中得到迅速普及和應(yīng)用 ， 并一度在高密度的可編程邏輯器件領(lǐng)域中獨占鰲頭。其來源主要有三個：相位累加器相位舍位誤差造成的雜散；幅度量化誤差由存儲器有限字長引起造成的雜散和 DAC 非理想特性造成的雜散 [7]。 改變 DDS 輸出頻率，實際上改變的每一個時鐘周期的相位增量，相位函數(shù)的曲線是連續(xù)的，只是在改變頻率的瞬間其頻率發(fā)生了突變，因而保持了信號相位的連續(xù)性。因此，頻率轉(zhuǎn)換的時間等于頻率控制字的傳輸時間，也就是一個時鐘周期的時間。限于當(dāng)時的技術(shù)和器件水平，它的性能指 標(biāo)尚不能與已有的技術(shù)相比，故未受到重視?，F(xiàn)在許多 DDS 芯片都直接提供了實現(xiàn)多種數(shù)字調(diào)制的功能，實現(xiàn)起來比較簡單，而要實現(xiàn)模擬線性調(diào)制具有一定的難度。從 20 世紀(jì) 90 年代初以來，電子系統(tǒng)日趨數(shù)字化、復(fù)雜化和大規(guī)模集成化。而采用直接數(shù)字合成芯片 DDS 及外加 D/A 轉(zhuǎn)換芯片構(gòu)成的可控信號源，可產(chǎn)生正弦波、調(diào)頻波、調(diào)幅波及方波等，并且其信號的頻率和幅度可由微機(jī)來精確控制，調(diào)節(jié)非常方便。 DDS技術(shù)則是最為先進(jìn)的頻率合成技術(shù)， 所產(chǎn)生的信號具有頻率分辨率高、頻率切換速度快、頻率切換時相位連續(xù)，輸出相位噪聲低和可以產(chǎn)生任意波形等諸 多優(yōu)點。文章給出的仿真結(jié)果， 經(jīng)過驗證本設(shè)計能夠達(dá)到其預(yù)期性能指標(biāo)。而大規(guī)模可編程器件 CPLD/FPGA 在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求。 課題研究的目的和意義 正弦信號發(fā)生器作為電子技術(shù)領(lǐng)域中最基本的電子儀器，廣泛應(yīng)用于航空航天測控、通信系統(tǒng)、電子對抗、電子測量、科研等各個領(lǐng)域中。信號的頻率、相位可通過鍵盤輸入并顯示。其優(yōu)點如下： (1)輸出頻率相對帶寬較寬 。 (3)頻率分辨率極高 。 當(dāng)然 DDS 也有局限性， 主要表現(xiàn)如下： (1)輸出頻帶范圍有限 。近年來隨著頻率合成技術(shù)的發(fā)展， DDS 已廣泛應(yīng)用于通訊、導(dǎo)航、雷達(dá)、遙控遙測、電子測量以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域 [8]。 FPGA 通常由 接 線 資源分隔的可編程邏輯單元（或宏單元）構(gòu)成陣列，又由可編程 I/O 單元圍繞 陣列構(gòu)成整個芯片，其內(nèi)部資源是分段互聯(lián)的，因而延時不可預(yù)測，只有編程完畢后才能實際測量。 除了作為電子系統(tǒng)設(shè)計的主選硬件描述語言外， VHDL在 EDA領(lǐng)域的仿真測試、程序模塊的移植、ASIC設(shè)計源程序的交付、 IP核 (Intelligence Property core)的應(yīng)用方面擔(dān)任著不可或缺的角色，因此不可避免地將成為了必要的設(shè)計開發(fā)工具。對第三方 EDA工具的良好支持也使用戶可以在設(shè)計流程的各個階段使用熟悉的第三方 EDA 工具。然后對設(shè)計項目進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配，并產(chǎn)生報告文件，延時信息文件和器件編程文件，供分析、仿真和編程使用。 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 7 2 系統(tǒng)設(shè)計方案的研究 由于本系統(tǒng)由多部分構(gòu)成，在此根據(jù)各部分的基本原理，對各方案進(jìn)行分析和比較。 直接數(shù)字合成器 (DDS)的基本原理： DDS 是利用采樣定理，根據(jù)相位間隔對正弦信號進(jìn)行取樣、量化、編碼，然后儲存，構(gòu)成一個正弦查詢表，通過查表法產(chǎn)生波形[10]。當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，溢出頻率就是 DDS 輸出的信號頻率。 根據(jù) DDS 的基本結(jié)構(gòu)，可以推出以下一些結(jié)論 ： 頻率控制字 K 唯一地確定一個單頻模擬余弦信號 Sout=cos(2fout具體方案如下 ： 累加器由加法器和 D 觸發(fā)器級聯(lián)組成。 ，則相差的范圍就在 0176。這個相移會導(dǎo)致輸出信號之間產(chǎn)生與之成比例的相移。因為 DDS 芯片 的相位輸出是連續(xù)的，所示復(fù)位信號可使 兩個 頻率合成器 的相位累加器復(fù)位到 COS(0)狀態(tài)。 Qualm 公司推出了 DDS 系列 Q22 Q22 Q233 Q22 Q2368，其中 Q2368 的時鐘頻率為 130MHZ，分辨率為 ，雜散控制為 76dBc，變頻時間為 ；美國 AD 公司也相繼推出了他們的 DDS 系列： AD9850、 AD985可以實現(xiàn)線性調(diào)頻的 AD985兩路正交輸出的 AD9854 以及以 DDS 為核心的 QPSK 調(diào)制器 AD985 數(shù)字上變頻器 AD9856 和 AD9857。先進(jìn)的 CMOS 工藝使 AD9850 不僅性能指標(biāo)一流，而且功耗少，在 供電時，功耗僅為 155mW。 表 21 ML2035 各 引腳功能 名 稱 功 能 VSS 5V 電源 ； SCK 串行時鐘輸入，在上升沿將串行數(shù)據(jù)鎖入 16 位移位寄存器 ； SID 串行數(shù)據(jù)輸入，該串行數(shù)據(jù)為頻率控制字，決定 6 腳輸出的頻率 ； LATI 串行數(shù)據(jù)鎖存，在下降沿將頻率控制字鎖入 16 位數(shù)據(jù)鎖存器 ； VCC +5V 電源 ； VOUT 模擬信號輸出 ； GND 公共地，輸入、輸出均以此點作為參考點 ； CLK IN 時鐘輸入，可外接時鐘或石英晶體 。 Altera 的產(chǎn)品有多個系列，按照推出的先后順序依次為 Classic 系列、 MAX(Multiple Array Matrix)系列、FLEX(Flexible Logic Element Matrix)系列、 APEX(Advanced Logic Element Matrix)系列、 ACEX 系列、 Stratix 系列以及 Cyclone 系列 等 [15]。用該方法設(shè)計產(chǎn)生的信號頻率范圍廣，頻率穩(wěn)定度高，精度高，頻率轉(zhuǎn)換速度快。另一種是先將參考信號整形為方波信號，并以此信號為基準(zhǔn)，延時產(chǎn)生另一個同頻的方波信號，再通過波形變換電路將方波信號還原成正弦波 信號。 方法一：外接 ROM 用單片機(jī)來完成。 (2)外存儲器 半導(dǎo)體存儲器可分為三類 ： 只讀存儲器 (ROM、 PROM、 EPROM)，隨機(jī)存儲器(SRAM、 DRAM)，不揮發(fā)性讀寫存儲器 (EEPROM、 NOVRAM)。方案二總體比較復(fù)雜，而且容量小。 FPGA 器件的選擇 根據(jù)上述方案本設(shè)計采用 集成 Altera 公司 Cyclone II 系列 芯片的 開發(fā)板， Altera推出的 Cyclone II FPGA 系列低成本 FPGA 中的最新產(chǎn)品。 Cyclone II FPGA 內(nèi)部的邏輯資源可以用來實現(xiàn)復(fù)雜的應(yīng)用。 時鐘 管理 電路 支持最多達(dá)四個可編程鎖相 環(huán) (PLL)和最多 16 個全局時鐘線，提供強(qiáng)大的時鐘管理和頻率合成能力，使系統(tǒng)性能最大化。這是 FPGA 中對付單時間干擾（ SEU）問題最有效的解決方案。 相位累加器部分 在用 FPGA 設(shè)計 DDS 電路的時候，相位累加器是決定 DDS 電路性能的一個關(guān)鍵部分。該電路通常采用 ROM 結(jié) 天津職業(yè)技術(shù)師范大學(xué) 20xx 屆本科生畢業(yè)設(shè)計 21 構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過取它的若干位作為 ROM 的地址輸入，而后通過查表和運(yùn)算， ROM 就能輸出所需波形的量化數(shù)據(jù)。 圖 32 波形存儲器模塊 FPGA 的結(jié)構(gòu)是由基于半定制門陳列的設(shè)計思想而得到的。另外 ， Altera還在它們公司的 VHDL設(shè)計平臺 Quartus I