【正文】 信號放大電路 如果輸入到 P1端的被測量信號很微弱的話。信號輸入最大為 50V，經(jīng)過 100倍衰減以后將變成 ，剛好在 AD轉(zhuǎn)換的電壓范圍之內(nèi)。這種無源阻容網(wǎng)絡(luò)由于信號的頻率特性，比如說在低頻的時(shí)候就直接表現(xiàn)為電阻分壓比，在高頻的時(shí)候就為電抗的分壓得到信號的衰減。這樣對于前端調(diào)理電路來說，就會(huì)碰到動(dòng)態(tài)范圍、寬頻的挑戰(zhàn)。 RAM模塊是數(shù)據(jù)存儲(chǔ)器，整個(gè)系統(tǒng)運(yùn)行的時(shí)候，首先 DSP利用已經(jīng)固化在 ROM中的 BOOT程序把 FLASH中的程序搬到 RAM中運(yùn)行。 AD的采樣率使它恒定為 1OOM/S。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 10 圖 42 系統(tǒng)的整體設(shè)計(jì)框圖 實(shí)現(xiàn)方案的介紹 從圖 ，整個(gè)硬件平臺(tái)和其他的數(shù)字存儲(chǔ)示波器一樣也是采用模塊化設(shè)計(jì)的方式，整個(gè)系統(tǒng)基本上是由三大部分模塊組成：它們分別為數(shù)據(jù)采集部分、數(shù)據(jù)處理部分和數(shù)據(jù)顯示部分。然后處理器從存儲(chǔ)器中讀出數(shù)據(jù)，直接以數(shù)字信號 (顯示器為液晶的時(shí)候 )的形式，送到相應(yīng)的顯示器中進(jìn)行顯示波形。故將設(shè)計(jì)目標(biāo)定位于帶寬在 100M左右的數(shù)字存儲(chǔ)示波器。這之后，就可以進(jìn)行軟硬件設(shè)計(jì)了。而驗(yàn)證的話就需要用戶花費(fèi)大量的時(shí)間去完 成。 ③ 綜合，綜合就是行為或者功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成低層次門級電路的網(wǎng)表。 FPGA 發(fā)展歷程及現(xiàn)狀 從 Xilinx公司推出了世界上第一片 FPGA(現(xiàn)場可編程邏輯芯片 )， FPGA已經(jīng) 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 7 歷幾十年的發(fā)展。開發(fā)過程的時(shí)候，所有程序都是從硬件調(diào)試到初始化程序和應(yīng)用程序都在 CCS中進(jìn)行開發(fā)。再加上 CMOS 工藝的誕生，使得 DSP 芯片的集成度性能都得到空前的提高 ，其存儲(chǔ)容量和運(yùn)算速度也成倍提高，其應(yīng)用范圍逐步擴(kuò)大到通信、計(jì)算機(jī)領(lǐng)域。其中典型的如 TMS320C4X 和 SDSP2106X，它們可以通過通信口和全局總線插座，將若干個(gè)模塊 安裝在母板上，方便地組成多處理器系統(tǒng)。 圖 22 數(shù)字示波器工作原理框圖 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 5 第 3 章 DSP 處理器和 FPGA 的開發(fā)過程簡介 DSP 在數(shù)字圖像處理，音頻信號處理等方面有著非常廣泛的應(yīng)用。該示波器首先對模擬信號進(jìn)行高速采樣以獲得相應(yīng)的數(shù)字 數(shù)據(jù)并存儲(chǔ) , 存儲(chǔ)器中儲(chǔ)存的數(shù)據(jù)用來在示波器的屏幕上重建信號波形 。電壓作用于這些垂直偏轉(zhuǎn)板，引起亮點(diǎn)在屏幕中移動(dòng) 。下面對這兩種示波器的工作原理作簡要的介紹。本文只是完成了硬件平臺(tái)的部分驅(qū)動(dòng)程序。本文進(jìn)行了底層硬件平臺(tái)的研究設(shè)計(jì)、少量的軟件驅(qū)動(dòng)程序的設(shè)計(jì)和示波器的常用算法的研究工作。通過與高校實(shí)驗(yàn)室的技術(shù)與科研的交流與合作，加強(qiáng)研發(fā)團(tuán)隊(duì)的科研水平，進(jìn)一步提高產(chǎn)品的競爭力。在 2020 年下半 年推出幾種新型數(shù)字存儲(chǔ)示波器，其中 600MHz 和 1GHz 兩種帶寬的示波器采用了安捷倫最新一代 MegaZoom 專利技術(shù)，具有最深的存儲(chǔ)器和最多的集成通道數(shù)以及業(yè)內(nèi)領(lǐng)先的波形觀察能力。本章主要對示波器的國內(nèi)外發(fā)展現(xiàn)狀和本文所做的研究工作做簡要的介紹。 從各個(gè)方面考慮，選用了 DSP、 FPGA和單片機(jī)的方案來設(shè)計(jì)整個(gè)系統(tǒng)。模擬信號通過 AID轉(zhuǎn)換器將信號輸入給 FPGA， FPGA根據(jù)相關(guān)指令進(jìn)行數(shù)據(jù)存儲(chǔ)至 RAM或?qū)?shù)據(jù)從 RAM讀出送給 D／ A轉(zhuǎn)換器轉(zhuǎn)換成模擬信號輸出。 二 、課題研究的主要內(nèi)容： 本設(shè)計(jì)的數(shù)據(jù)采集采用高速模／數(shù)轉(zhuǎn)換器 ADl674(A／ D)，直接用 FPGA準(zhǔn)確定時(shí)控制 ADC的采樣速率，實(shí)現(xiàn)整個(gè)頻段的全速采樣。 整個(gè)系統(tǒng)采用單通道的方式， 信號進(jìn)來首先經(jīng)過前端的調(diào)理電路把信號電壓調(diào)整到 AD的輸入電壓范圍之內(nèi)，這里調(diào)節(jié)電路主要是由信號衰減電路和信號放大電路所組成。 四、 主要參考文獻(xiàn)： [1]楊剛、 龍海燕．現(xiàn) 代電子技術(shù)一 VHDL 與數(shù)字系統(tǒng)設(shè)計(jì) [M]．北京：電子工業(yè)出版社 ． 2020． [2]侯伯亨、 顧新． VHDL 硬件描述語言與數(shù)字邏輯電路設(shè)計(jì) [M]．西安：兩安電子科技人學(xué)． 1999． [3]潘松下、國棟 帥 ． L 實(shí)用教程 [M]．成都：成都電子科技大學(xué)出版社 ． 2020． [4]潘松下、 黃繼業(yè) ． EDA 技術(shù)實(shí)用教程 [M]北京：科學(xué)出版社 ． 2020． [5]王振紅． VHDL 數(shù)字電路設(shè)計(jì)與應(yīng)用實(shí)踐教程 [M]．北京機(jī)械工業(yè)出版社 ． 2020． 學(xué) 生（簽名） 2020年 5月 7日 指 導(dǎo) 教師（簽名） 2020年 5月 10日 教研室主任（簽名 ） 2020年 5月 10日 系 主 任（簽名 ） 2020年 5月 12日 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 畢業(yè)設(shè)計(jì)（論文）開題報(bào)告 設(shè)計(jì)（論文題目） 基于 FPGA技術(shù)的數(shù)字存儲(chǔ)示波器設(shè)計(jì) 一 、選題的背景和意義： 高速數(shù)字化采集技術(shù)和 FPGA技術(shù)的發(fā)展已經(jīng)對傳統(tǒng)測試儀器產(chǎn)生了深刻的影響。并且互不影響，解決了高速存儲(chǔ)和讀取的問題。 ～ 根據(jù)框架內(nèi)容完成設(shè)計(jì)論文初稿。調(diào)節(jié)后的信號再送到 AD變換電路里面完成信號的數(shù)字化。比如 HP 公司推出的 54600B 系列數(shù)字示波器克服這個(gè)更新速率慢的問題。一般 20MHz 的帶寬可以滿足很多人的需求。比如在雷達(dá)信號處理，數(shù)字圖像處理方面等等。本設(shè)計(jì)中 DC/100MHz的被測信號經(jīng)過前端電路把信號調(diào)整到 AD輸入電 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 2 壓的范圍之內(nèi)，經(jīng)過 AD轉(zhuǎn)換變成數(shù)字信號，送到 DSP中進(jìn)行相關(guān)處理，之后通過 DSP多緩沖串口送到單片機(jī)中，再由單片機(jī)把要顯示的數(shù)據(jù)顯示到 LCD中的這么一個(gè)過程，去實(shí)現(xiàn)信號波形的檢測。不足之處有：系統(tǒng)整體性能還有待進(jìn)一步提高。電子束投到熒幕的某處，屏幕后面總會(huì)有明亮的熒光物質(zhì)。觸發(fā)水平系統(tǒng)后，亮點(diǎn)以水平時(shí)基為基準(zhǔn)，依照特定的時(shí)間間隔從左到右移動(dòng)。數(shù)字存儲(chǔ)示波器將輸入模擬信號經(jīng)過 AD/轉(zhuǎn)換 , 變成數(shù)字信號 , 儲(chǔ)存在半導(dǎo)體存儲(chǔ)器 RAM 中 , 需要時(shí)將 RAM 中存儲(chǔ)的內(nèi)容讀出顯示在 LCD, 或通過 DA/轉(zhuǎn)換 , 將數(shù)字信號變換成模擬波形顯示在示波管上。它是作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 例如 TI 公司的 CCS IDE（ Code Composer Studio Integrated Development Environment） 可以提供環(huán)境配置、 源程序編輯、編譯連接、程序調(diào)試、跟蹤分析等各個(gè)環(huán)節(jié)，以加速軟件開發(fā)進(jìn)程，提高工作效率。將 DSP 芯核及外圍組件綜合集成在單一芯片上。 DSP開發(fā)工具主要包括有： C語言編譯器 (C Compiler)、匯編語言工具、匯編器 (Assembler)、連接器 (Linker)、歸檔器 (Archive)、交叉引用歹愫 (Cross Reference Lister)。 FPGA 開發(fā)流程 FPGA開發(fā)流程可以分為如下幾步： ① 設(shè)計(jì)輸入，設(shè)計(jì)輸入主要包括原理圖輸入、狀態(tài)圖輸入、波形圖輸入以及某種硬件描述語言，比如說是 VHDL、 Verilog的源程序。 ⑤ 時(shí)序驗(yàn)證，就是要使得時(shí)序仿真過程中，建立與保持時(shí)間要符合相關(guān)的制約，以便數(shù)據(jù)能被正確的傳輸。并對所選的方案做了 詳細(xì)介紹，根據(jù)此方案確定了元器件的選擇。分別對軟件和硬件進(jìn)行調(diào)試。同時(shí)由于時(shí)間等原因，本文只完成了整個(gè)系統(tǒng)的硬件設(shè)計(jì)和 部分驅(qū)動(dòng)程序的編寫。這個(gè)結(jié)構(gòu)既繼承了采用 DSP和 FPGA的優(yōu)點(diǎn)，同時(shí)也克服了因?yàn)?LCD和鍵盤處理電路的速度慢而導(dǎo)致浪費(fèi) DSP的時(shí)間資源的這個(gè)缺點(diǎn)。同時(shí)又由于 FPGA的可編程性，使得前端采集電路的設(shè)計(jì)非常靈活，調(diào)試起來也非常方便。 FIFO就利用 FPGA中的 RAM資源。 元器件的選擇 的選擇也是非常重要的一環(huán)，如果選擇的不好，就會(huì)嚴(yán)重影響進(jìn)度。 圖 51 硬件平臺(tái)的總體框圖 前端數(shù)據(jù)采集部分硬件電路設(shè)計(jì) 這部分的電路主要有信號衰減、放大電路、信號整形電路、 AD轉(zhuǎn)換電路以及這些電路與 FPGA的接口電路。這樣衰減就可以變得和頻率沒有關(guān)系。本系統(tǒng)選擇的模擬多路開關(guān)為 MAX4547來實(shí)現(xiàn)。這里對放大器的要求也是很高。MAXCOM2信號 是經(jīng)過衰減或者放大的信號 它從 AD9698的 7腳輸入，經(jīng)過比較之后從 l端輸出。 AD 轉(zhuǎn)換電路設(shè)計(jì) AD轉(zhuǎn)換和 FIFO電路是前端數(shù)據(jù)采集的核心電路。 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 17 圖 57 A/D轉(zhuǎn)換的電路圖 FPGA 外圍電路的設(shè)計(jì)和內(nèi)部邏輯電路設(shè)計(jì) 整個(gè)前端電路的控制都是有 FPGA來完成。數(shù)據(jù)不斷的刷新。 DSP得知 ADC停止工作后， DSP從 FPGA中讀取一定的數(shù)據(jù)，然后進(jìn)行相關(guān)數(shù)據(jù)處理，并把數(shù)據(jù)寫入到存儲(chǔ)器對應(yīng)的單元中。所有的配置數(shù)據(jù)都是保存在該芯片中，加電后數(shù)據(jù)通過芯片的 DATA0引腳送入 FPGA內(nèi)部 。一般 fpga 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 19 配置信息使用編程器將設(shè)計(jì)所得的 pof或者 SOF格 式的文件燒錄進(jìn)去。下面對各個(gè)電路的實(shí)現(xiàn)再作詳細(xì)的介紹。因?yàn)槲覀冞x擇 EPlC3它里面帶有 5K存儲(chǔ)空間的可供用戶使用，并且能夠在高速時(shí)鐘下工作。這三個(gè)空間的尋址范圍取決 于 DSP芯片地址線數(shù)目。具體的觸發(fā)系統(tǒng)電路圖如圖 511，該電路圖由 Iprn_fifoO、 pre_trig、WW組成，完成了觸發(fā)源選擇、觸發(fā)比較、預(yù)觸發(fā)等功能。他是控制 FIFO讀寫速度的一個(gè)電路。然后由 CPU根據(jù)實(shí)測信號頻率選擇一個(gè)適當(dāng)?shù)臅r(shí)基，送到 FIFO作為讀時(shí)鐘或者寫時(shí)鐘。然后是鎖存器中的新數(shù)據(jù)和最大、最小值寄存器中的數(shù)據(jù)進(jìn)行比較，決定是否要更新寄存器中的數(shù)據(jù)。 圖 515峰值檢測原理 圖 516峰值檢測電路仿真時(shí)序波形圖 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 25 圖 517 整個(gè) FPGA中的內(nèi)部邏輯結(jié)構(gòu) DSP 部分的硬件設(shè)計(jì) DSP作為系統(tǒng)的核心部分，主要用來對數(shù)據(jù)進(jìn)行相關(guān)處理。 LCD 模塊 顯示模塊是直接與用戶打交道的一個(gè)非常重要的模塊，因?yàn)榭紤]到 DSP的性質(zhì)和整個(gè)系統(tǒng)速度的要求，所以對于 LCD的控制，選擇另外一個(gè)單 片機(jī)來專門控制 LCD的顯示。 4： VCC+5V電源。由于單片機(jī)芯片與LCD接口相關(guān)引腳都是多功能引腳，所以在具體使用 LCD接口時(shí)要進(jìn)行相應(yīng)的寄存器設(shè)置。 DSP 的調(diào)試口一一 JTAG 接口 JTAG又稱聯(lián)合行動(dòng)測試小組，它是一種國際標(biāo)準(zhǔn)測試協(xié)議，主要應(yīng)用用于芯片內(nèi)部測試。仿真器即擴(kuò)展開發(fā)系統(tǒng) (XDS)，是進(jìn)行 DSP芯片軟硬件開發(fā)的最佳工具。下面分別本系統(tǒng)對電源和晶振的具體設(shè)計(jì)。 圖 521 DSP電源電路 常州信息職業(yè)技術(shù)學(xué)院電子與電氣工程學(xué)院 畢業(yè)設(shè)計(jì)論文 29 ② 晶振和復(fù)位 由前面的內(nèi)容可知，整個(gè)系統(tǒng)需要兩個(gè)時(shí)鐘源： AD轉(zhuǎn)換時(shí)鐘和 DSP系統(tǒng)時(shí)鐘， DSP外部提供的時(shí)鐘信號頻率為 10MHz， FPGA系統(tǒng)時(shí)鐘 50MHz。 系統(tǒng)初始化 系統(tǒng)上電后，就開始對相關(guān)部件進(jìn)行初始化。其實(shí)對 MCBSP的初始化也就是對 MEBSP的相關(guān)寄存器進(jìn)行配置。實(shí)現(xiàn)單片機(jī)和 DSP的串口通